研究業績 (Publications)

論文 (Journal Articles)

  1. Gololo Doctor, Hendarmawan, Qian Zhao, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : Low-Cost Hardware that Accelerates Frequent Item Counting with an FPGA, IEIE Transactions on Smart Processing and Computing, Vol.6, No.5, pp.347-354, Oct. 2017.
  2. Qian Zhao, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : Towards Open-HW: A Platform to Design, Share and Deploy FPGA Accelerators in Low Cost, IPSJ Transactions on System LSI Design Methodology, Vol.10, pp.63-70, Aug. 2017.
  3. M.Amagasaki, Y.Nishitani, Kazuki Inoue, Masato Iida, Morihiro Kuga and Toshinori Sueyoshi : Physical Fault Detection and Recovery Methods for System-LSI Loaded FPGA-IP Core, IEICE Transactions on Information and Systems, Vol.E100-D，No.4， pp. 633-644, Apr. 2017.
  4. M.Amagasaki, R.Araki, M.Iida and T.Sueyoshi : SLM: A Scalable Logic Module Architecture with Less Configuration Memory, IEICE Transactions Fundamentals of Electronics, Communications and Computer Sciences, Vol.E99-A, No.12, pp.2500-2506, 2016.
  5. S. Nishimura, M.Amagasaki, M.Kuga, M.Iida and T.Sueyoshi : Theorem-proving Verification for Asynchronous Circuits, International Journal of Innovative Computing, Information and Control, Vol.12，No.3, pp.761-777, June 2016.
  6. Motoki Amagasaki, Qian Zhao, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : A 3D FPGA Architecture to Realize Simple Die Stacking, IPSJ Transactions on System LSI Design Methodology, Vol.8，pp.116-122, 2015.
  7. Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi: FPGA PLACEMENT BASED ON SELF-ORGANIZING MAPS, International Journal of Innovative Computing, Information and Control (IJICIC), Vol.11, No.6, pp.2001-2012, 2015.
  8. M.Amagasaki, Q.Zhao, M.Iida, M.Kuga and T.Sueyoshi: A 3D FPGA Architecture to Realize Simple Die Stacking, IPSJ Transactions on System LSI Design Methodology, Vol.8，pp.116-122, Aug. 2015.
  9. Motoki Amagasaki, Qian Zhao, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : Fault-tolerant FPGA: Architectures and Design for Programmable Logic Intellectual Property Core in SoC, IEICE Transactions, Vol.E98-D，No.2，pp.252-261, Feb. 2015. 【優秀リコンフィギャラブルシステム論文賞受賞】
  10. 尼崎太樹，西谷祐樹，井上万輝，飯田全広，久我守弘，末吉敏則 : システムLSI搭載FPGA-IPコア向け物理故障検出および回避方法，電子情報通信学会論文誌，Vol.J96-D，No.12，pp.3019-3029, Dec. 2013. 【電子情報通信学会・論文賞受賞】
  11. Q.Zhao, K.Inoue, M.Amagasaki, M.Iida, M.Kuga, T.Sueyoshi : FPGA Design Framework Combined with Commercial VLSI CAD, IEICE Transactions on Information and Systems, Vol.E96-D, No.8, pp.1602-1612, Aug. 2013.
  12. Y.Ichinomiya, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : A bitstream relocation technique to improve flexibility of partial reconfiguration, Lecture Notes in Computer Science (LNCS) 7439, Springer-Verlag Berlin Heidelberg, pp.139-152, Sep. 2012.
  13. M.Fujino, H.Tanaka, Y.Ichinomiya, M.Kuga, M.Iida, M.Amagasaki and T.Sueyoshi : Fault Recovery Technique for TMR Softcore Processor System using Partial Reconfiguration, Lecture Notes in Computer Science (LNCS) 7439, Springer-Verlag Berlin Heidelberg, pp.392-404, Sep. 2012.
  14. Yoshihiro Ichinomiya, Tsuyoshi Kimura, Motoki Amagasaki, Morihiro Kuga, Masahiro Iida and Toshinori Sueyoshi : Fault-injection analysis to estimate SEU failure in time by using frame-based partial reconfiguration, IEICE Transactions on Fundamentals of Electronics, Communications and Computer, Vol.E95-A，No.12，pp.2347-2356, Dec. 2012.
  15. Masahiro Iida, Motoki Amagasaki, Yasuhiro Okamoto, Qian Zhao, Tohinori Sueyoshi : COGRE: A Novel Compact Logic Cell Architecture for Area Minimization, IEICE Transactions on Information and Systems, Vol.E95-D, No.2, pp.294-302, Feb. 2012.
  16. Kazuki Inoue, Masahiro Koga, Motoki Amagasaki, Masahiro Iida, Yoshinobu Ichida, Mitsuro Saji, Jun Iida, Toshinori Sueyoshi : An Easily Testable Routing Architecture and Prototype Chip, IEICE Transactions on Information and Systems, Vol.E95-D, No.2, pp.303-313, Feb. 2012.
  17. Yoshihiro Ichinomiya, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : Improving the Soft-error Tolerability of a Soft-core Processor on an FPGA using Triple Modular Redundancy and Partial Reconfiguration, Journal of Next Generation Information Technology, Vol.2，No.3，pp. 35-48, Sep. 2011.
  18. Qian Zhao, Yoshihiro Ichinomiya, Motoki Amagasaki, Masahiro Iida, Toshinori Sueyoshi : A Novel Soft Error Detection and Correction Circuit for Embedded Reconfigurable Systems, IEEE Embedded Systems Letters, Vol.3, Issue 3, pp.89-92, Sep. 2011.
  19. H.Sawada, M.Kuga, M.Amagasaki, M.Iida and T.Sueyoshi : Prallelization of the channel-width search for FPGA routing, ACM SIGARCH Computer Architecture Newsletter, Vol.39, No.4, pp82-85, Sep. 2011.
  20. Masahiro Iida, Ken Taura, Masahiro Koga, Kazuki Inoue, Motoki Amagasaki and Toshinori Sueyoshi : A2LUT: Abridged Adaptive LUT Architecture, 10th Forum on Information Technology (FIT2011), Information Technology Letters, RC-005, Vol.1, pp.89-94, Sep. 2011.
  21. Masahiro IIDA, Masahiro KOGA, Kazuki INOUE, Motoki AMAGASAKI, Yoshinobu ICHIDA, Mitsuro SAJI, Jun IIDA, and Toshinori SUEYOSHI : A Genuine Power-Gatable Reconfigurable Logic Chip with FeRAM Cells, IEICE Transactions on Electronics, Vol.E94-C, No.4, pp.548-556, 2011.
  22. Kazuki Inoue, Qian Zhao, Yasuhiro Okamoto, Hiroki Yosho, Motoki Amagasaki, Masahiro Iida, Toshinori Sueyoshi : A Variable Grain Logic Cell and Routing Architecture for Reconfigurable IP Core, ACM TRANSACTIONS ON RECONFIGURABLE TECHNOLOGY AND SYSTEMS, 4.1, Article 5, 24 pages, DOI 10.1145/1857927.1857932. Dec. 2010.
  23. Yuzo Nishioka, Masahiro Iida and Toshinori Sueyoshi : Small-World Network to Reduce Delay in FPGA Routing Structures, International Journal of Innovative Computing, Information and Control (IJICIC), Vol.6, No.2, pp.551-566, Feb. 2010.
  24. 中野光臣，弘田澄男，兒玉章宏，飯田全広，末吉敏則 : 超並列プロセッサコアにおけるPE間データ転送効率の改善, 情報処理学会論文誌「数理モデル化と応用」, vol.2, no.3, pp.64-74, Dec. 2009.
  25. 江藤淳哉, 尼崎太樹, 飯田全広, 末吉敏則 : 配線性とアクティビティを利用する省電力指向クラスタリング手法, 電子情報通信学会論文誌D, Vol.J92-D,No.12,pp.2181-2184,Dec. 2009.
  26. Kazuki Inoue, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi : A NOVEL LOCAL INTERCONNECT ARCHITECTURE FOR VARIABLE GRAIN LOGIC CELL, Jurgen Becker et al. (eds.) : Reconfigurable Computing: Architectures, Tools and Applications, Lecture Notes in Computer Science 5433, Springer-Verlag Berlin Heidelberg, pp.97-109, Mar. 2009.
  27. Motoki Amagasaki, Ryoichi Yamaguchi, Masahiro Koga, Masahiro Iida and Toshinori Sueyoshi : An Embedded Reconfigurable IP Core with Variable Grain Logic Cell Architecture, International Journal of Reconfigurable Computing, Vol.2008, Article ID 180216, 14 pages, doi:10.1155/2008/180216, Sep. 2008.
  28. Hiroshi SHINOHARA, Hideaki MONJI, Masahiro IIDA, Toshinori SUEYOSHI, A Novel Technique to Design Energy-Efficient Contexts for Reconfigurable Logic Devices, IEICE Transactions on Information and Systems, Vol.E90-D, No.11, pp.1986-1989, 2007.
  29. 尼崎太樹, 中山英明, 山口良一, 松山和憲, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成論理セルアーキテクチャ, 電子情報通信学会論文誌D, Vol.J90-D, No.6, pp. 1346-1356, Jun. 2007.
  30. Masaki KOBATA, Masahiro IIDA, Toshinori SUEYOSHI : Clustering Technique to Reduce Chip Area and Delay for FPGA, Electronics and Communications in Japan, Part II, Vol.90, No.6, pp.34-46, 2007.
  31. 尼崎太樹, 山口良一, 中山英明, 飯田全広, 末吉敏則 : 入力粒度に依存しない再構成論理セルのフィジビリティスタディ, 第5回情報科学技術フォーラム(FIT2006)　情報科学技術レターズ, Vol.5, pp. 17-20, Sep. 2006.
  32. 木幡雅貴, 飯田全広, 末吉敏則 : FPGAのチップ面積および遅延を最適化するクラスタリング手法, 電子情報通信学会論文誌, Vol.J89-D, No.6, pp.1153-1162, 2006.
  33. 柴村英智, 飯田全広, 久我守弘, 末吉敏則 : EXPRESS-1：プロセッサ混載FPGAを用いた動的セルフリコンフィギャラブルシステム, 電子情報通信学会論文誌, Vol.J89-D, No.6, pp.1120-1129, 2006.
  34. Katsumi TAKAHASHI, Hiroai ASAMI, Katsuto NAKAJIMA, Masahiro IIDA : Time-Memory Trade-Off Cryptanalysis for limited key on FPGA-based Parallel Machine RASH, IEICE Transactions on Information and Systems, Vol.E86-D, No.5, pp.781-788, 2003.
  35. 飯田全広, 末吉敏則 : リコンフィギャラブル・ロジック向き論理ブロックの提案と評価, 情報処理学会論文誌, Vol.43, No.5, pp.1181- 1190, 2002.
  36. Toshinori SUEYOSHI, Masahiro IIDA : Configurable and Reconfigurable Computing for Digital Signal Processing, IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E85-A, No.3, pp.591-599, 2002.
  37. 浅見廣愛, 飯田全広, 中島克人, 森伯郎 : FPGAベース並列マシンRASHでのDES暗号解析処理の改良, 情報処理学会論文誌ハイパフォーマンスコンピューティングシステム, Vol.41, No.SIG 5(HPS 1), pp.50-57, 2000.
  38. 高橋勝己, 飯田全広, 水上雄介, 山崎弘巳, 宮田裕行, 中島克人, 松本勉 : タイムメモリトレードオフ解読法に基づく暗号強度評価装置の実現性について, 情報処理学会論文誌, Vol.40, No.8, pp.3318-3328, 1999.
  39. 飯田全広, 久我守弘, 末吉敏則 : スレッド制御回路を持つオンチップ・マルチプロセッサの構成, 情報処理学会論文誌, Vol.39, No.6, pp.1613-1621, 1998.


国際会議，査読付き講演論文 （Refereed Conference Papers）

  1. Lamiae Haddacha, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi : Automated Transistor sizing Tool for wide range FPGA Architecture, Proc. of International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2018), CS-05-96, July 2018, Bangkok, Thailand.
  2. Theingi Mint, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi : Solving the Wiring Congestion Problem with H-Tree Topology, Proc. of International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2018), CS-05-46, July 2018, Bangkok, Thailand.
  3. Lamiae Haddacha, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi : Flexible Automated Transistor sizing Tool for Scalable Logic Module Architecture, Proc. of IEEE Symposium on COOL Chips 21, Session IV, Poseter 2, Apr. 2018, Yokohama, Japan.
  4. Theingi Mint, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi : Evaluation of FPGA Routing Architecture with H-Tree Topology, Proc. of IEEE Symposium on COOL Chips 21, Session IV, Poseter 1, Apr. 2018, Yokohama, Japan.
  1. Hendarmawan, Fajar Purnama, Tsuyoshi Usagawa and Masahiro Iida : A study of distributed intranet architecture for educational platform as a solution for Sustainable Development Goals (SDGs), The 12th International Student Conference on Advanced Science and Technology (ICAST 2017), Nov. 2017, Kaohsiung, Taiwan. 【Best Presentation Award】
  2. Qian Zhao, Hendarmawan, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga, and Toshinori Sueyoshi : hCODE 2.0: An Open-source Toolkit for Building Efficient FPGA-enabled Clouds, Proc. of International Conference on Field-Programmable Technology(ICFPT17), pp.267-270, Dec. 2017, Melbourne, Australia.
  3. Keishiro Akashi, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : Evaluation 3D-FPGA using TSV physical information, Proc. of 2017 Joint Conference of Electrical, Electronics and Information Engineers in Kyusyu, 09-1P-02, Sep. 2017, Okinawa, Japan
  4. Hiroki Nakagawa, Qian Zhao, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : High-Performance Data Filtering Processor Design for Database Acceleration using HLS, Proc. of 2017 Joint Conference of Electrical, Electronics and Information Engineers in Kyusyu, 09-1P-01, Sep. 2017, Okinawa, Japan
  5. Mpho Gift Doctor Gololo, Hendarmawan, Qian Zhao and Masahiro Iida : Accelerating Frequent Item Count with FPGA, Proc. of International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2017), OS-12-04, July 2017, Busan, Korea
  6. M.Kuga, K.Fukuda, M.Amagasaki, M.Iida, and T.Sueyoshi : High-level Synthesis based on Parallel Design Patterns using a Functional Language, Proc. of International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART2017), June 2017, Bochum, Germany
  7. M.Amagasaki, F.Murase, M.Kuga, M.Iida, and T.Sueyoshi : FPGA based ASIC Emulator with High Speed Optical Serial Link, Proc. of International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART2017), June 2017, Bochum, Germany
  8. Qian Zhao, Masahiro Iida and Toshinori Sueyoshi : A Study of FPGA Virtualization and Accelerator Scheduling, The first Workshop on Emerging Technologies for software-defined and reconfigurable hardware-accelerated Cloud Datacenters(ETCD2017), April 2017, Xi'an, China
  1. Hendarmawan, Qian Zhao, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : A Study of HW/SW Co-design Framework based on the Virtualization Technology, Asia Pasific Advanced Network Conference (APAN 42), August 2016, Hong Kong University, Hong Kong
  2. Hendarmawan, Mpho Gift Doctor Gololo, Qian Zhao and Masahiro Iida : High Level Stream Processing with FPGA, Proc. the 11th International Student Conference on Advanced Science and Technology(ICAST), 9-16, Dec 2016, Kumamoto, Japan
  3. Takuya Teraoka, Yuji Nakamura, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and ToshinoriSueyoshi : Soft Error Simulator for Analyzing MBU Pattern, Proc. the 11th International Student Conference on Advanced Science and Technology(ICAST), 9-1, Dec 2016, Kumamoto, Japan
  4. Takayuki Matsuzaki, Teruaki Kitasuka and Masahiro Iida : Making smallest-diameter graphs at “Graph Golf”, Widest Improvement Award Presentation (Invited) on Graph Golf Competition Workshop of CANDAR2016, Hiroshima, Japan
  5. Q.Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : hCODE: An Open-source Platform for FPGA Accelerators, Proc. International Conference on Field-Programmable Technology(ICFPT), P1-11, Oct. 2016, Xian, Chaina
  6. T.Teraoka, Y.Nakamura, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : Development of Soft Error Simulator Based on Layout Information, Proc. of 2016 Joint Conference of Electrical, Electronics and Information Engineers in Kyusyu, 11-1P-04, pp.203-204, Sep. 2016, Miyazaki, Japan
  7. M.Amagasaki, Y.Nakamura, M.Iida, M.Kuga and T.Sueyoshi : A Novel Soft Error Tolerant FPGA Architecture, Proc. of IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC), 4a-3, Sep. 2016, Tallinn, Estonia
  8. Q.Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : A Study of Heteroneneous Computing Design Method based on Virtualization Technology, Proc. of International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART2016), pp.105-110, July 2016, Hong Kong, China
  9. M.Amagasaki, Y.Nakamura, T. Teraoka, M.Iida and T.Sueyoshi : An Area Compact Soft Error Resident circuit for FPGA, Proc. of the 2016 IEEE Joint Conference on Integrated Circuit Design and Technology (ICICDT), B-3, June 2016, Ho Chi Minh, Vietnam.
  1. M.Amagasaki, Y.Takeuchi, Q.Zhao, M.Iida, M.Kuga and T.Sueyoshi : Architecture Exploration of 3D FPGA to minimize internal layer connection, Proc. of IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC), pp.110-115, Oct. 2015, Daejeon, Korea
  2. Y.Hisasue, Y.Nakamura, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : An Error Mitigation Technique for SRAM-based FPGAs against MBU, Proc. 2015 Joint Conference of Electrical, Electronics and Information Engineers in Kyusyu, 08-2P-08, p.485, Sep. 2015, Fukuoka, Japan
  3. R.Miyahara, M.Iida, M.Amagasaki, M.Kuga and T.Sueyoshi : A Study of Reconfigurable Accelerator for Embedded Systems, Proc. 2015 Joint Conference of Electrical, Electronics and Information Engineers in Kyusyu, 08-2P-07, p.484, Sep. 2015, Fukuoka, Japan
  4. M.Amagasaki, Q.Zhao, M.Iida, M.Kuga and T.Sueyoshi : A CONFIGURATION MEMORY REDUCED PROGRAMMABLE LOGIC CELL, Proc. of IEEE Symposium on COOL Chips XVIII, Session IV-6, Apr. 2015, Yokohama, Japan
  5. M.Amagasaki, Q.Zhao, M.Iida, M.Kuga and T.Sueyoshi : Simple Wafer Stacking 3D-FPGA Architecture, Proc. of the 2015 IEEE International Conference on Integrated Circuit Design and Technology (ICICDT), K-3, June 2015, Leuven, Belgium
  1. Takuya Kajiwara, Qian Zhao, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : A Novel Three-dimensional FPGA Architecture with High-speed Serial Communication Links, Proc. International Conference on Field Programmable Technology(ICFPT2014), pp.306-309, shanghai, China, Dec. 2014.
  2. Susumu Mashimo, Morihiro Kuga, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi: Zyndroid: An Android Platform for Software/Hardware Coprocessing, Proc. International Conference on Field Programmable Technology(ICFPT2014), pp.272-275, shanghai, China, Dec. 2014.
  3. S.Mashimo, K.Fukuda, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi, ``Blokus Duo Engine on a Zynq,'' Proc. International Conference on Field Programmable Technology(ICFPT2014) FPGA Design Competition, pp.374-377, shanghai, China, Dec. 2014.
  4. Qian Zhao, Kyohei Yanagida, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : A Logic Cell Architecture Exploiting the Shannon Expansion for the Reduction of Configuration Memory, Proc. of 24th International Conference on Field Programmable Logic and Applications (FPL2014), Session T2a.3, Munich, Germany, Sep. 2014.
  5. J.Zhang, Q.Zhao, M.Kuga, M.Amagasaki, M.Iida and T.Sueyoshi, ``A Comparison of Sorting Algorithms with FPGA Acceleration by High Level Synthesis,'' Proc. 2014 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 08-1P-02, pp.200-201, Kagoshima, Japan, Sep. 2014.
  6. R.Araki, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi, ``A Reconfigurable Logic Cell Architecture Based on Partial Function of Shannon Expansion,'' Proc. 2014 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 08-1P-03, pp.202-203, Kagoshima, Japan, Sep. 2014.
  7. Kansuke Fukuda, Susumu Mashimo, Masahiro Iida, Motoki Amagasaki, Morihiro Kuga and Toshinori Sueyoshi : Parallel Blockus Duo Game-playing Artificial-Intelligence on an FPGA, Proc. International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART2014), pp.135-140, Sendai, Japan, June 2014.
  1. T.Hamada, Q.Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : Three-Dimensional Stacking FPGA Architecture Using Face-to-Face Integration, Proc. of IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC2013), pp.196-201, Istanbul, Turkey, Oct. 2013.
  2. T.Okamoto, M.Kuga, M.Amagasaki, M.Iida and T.Sueyoshi : High-speed Data Transfer Mechanism for FPGA-based ASIC Emulator, Proc. 2013 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 04-1A-05, pp.54-55, Kumamoto, Japan, Sep. 2013.
  3. K.Fujisawa, Q.Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : HDL and Bitstream Generator Tool for FPGA IP cores, Proc. 2013 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 04-1A-04, pp.52-53, Kumamoto, Japan, Sep. 2013.
  4. T.Kajiwara, Y.Nishitani, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : Fault Tolerance Evaluation of defect-robust FPGA, Proc. 2013 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 04-1A-03, pp.50-51, Kumamoto, Japan, Sep. 2013.
  5. Q.Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : An Automatic Design and Implementation Framework for Reconfigurable Logic IP Core, Proc. of 23th International Conference on Field Programmable Logic and Applications (FPL2013), Poster session #5.2, porto, porutugal, Sep. 2013.
  6. M.Amagasaki, Kazuki Inoue, Qian Zhao, M.Iida, M.Kuga and T.Sueyoshi : Defect-robust FPGA architectures for intellectual property cores in system LSI, Proc. of 23th International Conference on Field Programmable Logic and Applications (FPL2013), Session M1B.3, porto, porutugal, Sep. 2013.
  7. Qian Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : An Automatic Design and Implementation Framework for Reconfigurable Logic IP Core,'' Proc. International Conference on ENGINEERING OF RECONFIGURABLE SYSTEMS AND ALGORITHMS(ERSA2013), pp.36-42, Las Vegas, Nevada, July 2013.
  8. Qian Zhao, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : An FPGA design and implementation framework combined with commercial VLSI CADs, Proc. 8th International Workshop on Reconfigurable Communication-centric Systems-on-Chip(ReCoSoC2013), Darmstadt, Germany, July 2013.
  9. Y.Ogawa, M.Iida, M.Amagasaki, M.Kuga and T.Sueyoshi : A reconfigurable Java accelerator with software compatibility for embedded systems, Proc. International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART2013), pp.39-44, Edinburgh, Scotland, June 2013.
  1. Q.Zhao, K.Inoue, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi ``A Novel FPGA Design Framework with VLSI Post-routing erformance Analysis,'' Proc. 21st ACM/SIGDA International Symposium on Field-Programmable Gate Arrays(FPGA2013), pp.271, Monterey, California, Feb. 2013.
  2. Y.Ichinomiya, K.Takano, M.Amagasaki, M.Kuga, M.Iida and T.Sueyoshi ``Accelerated evaluation of SEU failure-in-time using frame-based partial reconfiguration,'' Proc. International Conference on Field Programmable Technology(ICFPT2012), pp.220-223, Seoul, Korea, Dec. 2012.
  3. Yuki Nishitani, Kazuki Inoue, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi, ``A Novel Physical Defects Recovery Technique for FPGA-IP cores,'' Proc. 2012 International Conference on ReConFigurable Computing and FPGAs(ReConFig2012), pp.1-7, Cancun, Mexico, Dec. 2012.
  4. Yuki Nishitani, Kazuki Inoue, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi, ``Evaluation of Fault Tolerant Technique Based on Homogeneous FPGA Architecture,'' Proc. IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC2012), pp.235-240, Santa Cruz, USA, Oct. 2012.
  5. Yuki Nishitani, Kazuki Inoue, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi, ``A Hard-error Resilient Technique for Homogeneous FPGA Architecture,'' Proc. 2012 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 01-1P-02, Nagasaki, Japan, Sep. 2012.
  6. Hiroki Tanaka, Yoshihiro Ichinomiya, Motoki Amagasaki, Morihiro Kuga, Masahiro Iida and Toshinori Sueyoshi, ``Self-repair Technique using Spare Resource in TMR Softcore Processor System,'' Proc. 2012 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 01-1P-05, Nagasaki, Japan, Sep. 2012.
  7. Tetsuro Hamada, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi, ``Fast FPGA Placement Algorithm Based on Self-Organized Maps,'' Proc. 2012 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 01-1P-11, Nagasaki, Japan, Sep. 2012.
  8. M.Fujino, H.Tanaka, Y.Ichinomiya, M.Kuga, M.Iida, M.Amagasaki and T.Sueyoshi，``Fault Detection and Avoidance of FPGA in Various Granularities", Proc. of 12th International Conference on Algorithms and Architectures for Parallel Processing(ICA3PP-12), pp.392-404, Fukuoka, Japan, Sep. 2012.
  9. Y.Ichinomiya, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi，``A bitstream relocation technique to improve flexibility of partial reconfiguration", Proc. of 12th International Conference on Algorithms and Architectures for Parallel Processing(ICA3PP-12), pp.139-152, Fukuoka, Japan, Sep. 2012.
  10. K.Inoue, Y.Nishitani, M.Amagasaki, M.Iida and T.Sueyoshi, ``Fault Detection and Avoidance of FPGA in Various Granularities,'' Proc. 22th International Conference on Field Programmable Logic and Applications (FPL2012), WP12, Oslo, Norway, Aug. 2012.
  11. Yoshihiro Ichinomiya, Sadaki Usagawa, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi, ``Designing flexible reconfigurable regions to relocate partial bitstreams,'' Proc. the 20th Annual International IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM2012), pp.241, Toronto, Canada, May 2012.
  1. Qian Zhao, Yusuke Iwai, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi, “A Novel Reconfigurable Logic Device Base on 3D Stack Technology,” Proc. International 3D System Integration Conference (3DIC2011), P-2-14, pp.1-4, Osaka, Japan, Feb. 2012.
  2. Masahiro Iida, Kazuki Inoue, Motoki Amagasaki and Toshinori Sueyoshi, “An Easily Testable Routing Architecture of FPGA, ” Proc. the 19th IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC2011), pp.106-109, Hong Kong, Oct. 2011.
  3. M. Fujino, Y. Ichinomiya, M. Amagasaki, M. Kuga, M. Iida and T.Sueyoshi, “Reliable Softcore Procesor System using TMR and Dynamic Reconguration,” Proc. 2011 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 11-1P-02, Saga, Japan, Sep. 2011.
  4. Kazuki Inoue, Hiroki Yosho, Motoki Amagasaki, Masahiro Iida, Toshinori Sueyoshi, “AN EASILY TESTABLE ROUTING ARCHITECTURE AND EFFICIENT TEST TECHNIQUE, ” International Conference on Field Programmable Logic and Applications (FPL2011), pp.291-294, Sep. 2011.
  5. Masahiro Iida, Ken Taura, Masahiro Koga, Motoki Amagasaki and Toshinori Sueyoshi, ``A2LUT: An Abridged Adaptive LUT Architecture, '' Proc. 26th International Technical Conference on Circuits/Systems, Computers and Communications(ITC-CSCC2011), pp.892-894, Gyeongju, Korea, June 2011.
  6. H.Sawada, M.Kuga, M.Amagasaki, M.Iida and T.Sueyoshi, ``Parallelization of the channel width search for FPGA routing,'' Proc. Second International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART2011), pp.111-116, London, UK, June 2011.
  7. M.Amagasaki, K.Kato, K.Taura, M.Koga, M.Iida and T.Sueyoshi, ``An Area Efficient Adaptive LUT Architecture,'' Proc. IEEE Symposium on COOL Chips XIV, poster 10, Yokohama, Japan, Apr. 2011.
  1. Qian Zhao, Yoshihiro Ichinomiya, Yasuhiro Okamoto, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi: A Robust Reconfigurable Logic Device Based on Less Configuration Memory Logic Cell, Proc. of International Conference on Field-Programmable Technology(ICFPT10), pp.162-169, Beijing, China, Dec. 2010.
  2. Masahiro Koga, Masahiro Iida, Motoki Amagasaki, Yoshinobu Ichida, Mitsuro Saji, Jun Iida and Toshinori Sueyoshi: A Power-Gatable Reconfigurable Logic Chip with FeRAM Cells, Proc. of IEEE Region 10 International Technical Conference (TENCON2010), T6-2.4, Fukuoka, Japan, Nov. 2010.
  3. Kazuki Inoue, Yasuhiro Okamoto, Qian Zhao, Hiroki Yosho, Komei Yoshizawa, Masahiro Koga, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi: A Prototype Chip of Reconfigurable Logic Device using Variable Grain Logic Cell Architecture, Proc. of IEEE Region 10 International Technical Conference (TENCON2010), T6-2.3, Fukuoka, Japan, Nov. 2010.
  4. Qian Zhao, Yoshihiro Ichinomiya, Yasuhiro Okamoto, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi: A Less Configuration Memory Reconfigurable Logic Device with Error Detect and Correct Circuit, Proc. of IEEE Region 10 International Technical Conference (TENCON2010), T6-2.2, Fukuoka, Japan, Nov. 2010.
  5. S.Nishida, J.Eto, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi: Powe-aware FPGA Routing Fabrics and Design Tools, Proc. the 18th IFIP International Conference on Very Large Scale Integration (VLSI-SoC2010), pp.67-72, Madrid, Spain, Sep. 2010.
  6. H.Yosho, K.Inoue, M.Koga, M.Amagasaki, M.Iida and T.Sueyoshi: A Test Scheme using Shift-based Configuration for Homogeneous FPGAs, Proc. 2010 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1A-05 , Fukuoka, Japan, Sep. 2010.
  7. Y.Okamoto, Y.Ichinomiya, M.Amagasaki, M.Iida and T.Sueyoshi : COGRE: A Configuration Memory Reduced Reconfigurable Logic Cell Architecture for Area Minimization, International Conference on Field Programmable Logic and Applications (FPL2010), pp.304-309, Sep. 2010.
  8. M.Koga, M.Iida, M.Amagasaki, Y.Ichida, M.Saji, J.Iida and T.Sueyoshi : First Prototype of a Genuine Power-Gatable Reconfigurable Logic Chip with FeRAM cells, International Conference on Field Programmable Logic and Applications (FPL2010), pp.298-303, Sep. 2010.
  9. J.Eto, S.Nishida, M.Amagasaki, M.Iida and T.Sueyoshi : Power-aware FPGA Routing Structure and Design Tools, International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART), pp113-118, Tsukuba, Japan, June 2010.
  10. Y.Ichinomiya, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : Improving the Reliability of FPGA system by using TMR and Partial Reconfiguration, International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies(HEART), pp107-112, Tsukuba, Japan, June 2010.
  11. Y.Ichinomiya, S.Tanoue, M.Amagasaki, M.Iida, M.Kuga and T.Sueyoshi : Improving the Robustness of a Softcore Processor against SEUs by using TMR and Partial Reconfiguration, 18th IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM2010), pp.47-54, Charlotte, California, May 2010.
  1. K.Kato, M.Shintani, M.Amagasaki, M.Iida, and T.Sueyoshi : An Analysis of LUT Redundancy on FPGA Technology Mapping, The 3nd International Student Conference on Advanced Science and Technology(ICAST), pp.217-218, Ewha Womans University, Seoul, Korea, December 11-12, 2009.
  2. S.Nishida, Y.Nishioka, M.Amagasaki, M.Iida, and T.Sueyoshi : A low power FPGA routing structure based on the small-world network, The 3rd International Student Conference on Advanced Science and Technology(ICAST), pp.215-216, Ewha Womans University, Seoul, Korea, December 11-12, 2009.
  3. M.Nakano, M.Iida and T.Sueyoshi : Improvement of Execution Efficiency on the MX Core, Proc. 2009 International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT), Workshop on Ultr Performance and Dependable Acceleration Systems (UPDAS), pp.420-425, Hiroshima, Japan, Dec. 2009.
  4. Y.Okamoto, K.Inoue, M.Amagasaki, M.Iida and T.Sueyoshi : A novel clustering algorithm for Variable Grain Logic Cell, Proc. 2009 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-04, Iizuka, Japan, Sep. 2009.
  5. K.Kato, M.Shintani, M.Amagasaki, M.Iida and T.Sueyoshi : The effect of input granularity on Variable Grain Logic Cell performance, Proc. 2009 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-06, Iizuka, Japan,Sep. 2009.
  6. M.Koga, K.Inoue, Y.Okamoto, M.Amagasaki, M.Iida and T.Sueyoshi : The effect of input granularity on Variable Grain Logic Cell performance, Proc. 2009 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-07, Iizuka, Japan, Sep. 2009.
  7. M.Nakano, M.Iida and T.Sueyoshi : Improvement of execution efficiency in massively parallel SIMD accelerator, Proc. 24th International Technical Conference on Circuits/Systems, Computers and Communications(ITC-CSCC2009), pp.1196-1197, Jeju, Korea, Jul. 2009.
  1. Kazuki Inoue, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi, ``A NOVEL LOCAL INTERCONNECT ARCHITECTURE FOR VARIABLE GRAIN LOGIC CELL,'' Proc. International Workshop on Applied Reconfigurable Computing (ARC2009), pp.97-109, Karlsruhe, Germany, Mar. 2009.
  2. Qian Zhao, Kazuki Inoue, Motoki Amagasaki, Masahiro Iida, and Toshinori Sueyoshi, ``A Study of Local Interconnect Architecture for Variable Grain Logic Cell,'' The 2nd International Student Conference on Advanced Science and Technology(ICAST), pp.93-94, Peking University, Beijing, China, December 22-23, 2008.
  3. Masahiro Koga, Motoki Amagasaki, Masahiro Iida, and Toshinori Sueyoshi, ``Variable Grain Logic Cell Architecture for Reconfigurable Logic Core," The 2nd International Student Conference on Advanced Science and Technology(ICAST), pp.91-92, Peking University, Beijing, China, December 22-23, 2008.
  4. Kazuki Inoue, Kazunori Matsuyama, Yoshiaki Satou, Masahiro Koga, Motoki Amagasaki, Masahiro Iida and Toshinori Sueyoshi，``A Novel Cluster-based Logic Block with Variable Grain Logic Cells,'' Proc. the 16th IFIP International Conference on Very Large Scale Integration (VLSI-SoC2008), pp.315-320, Rhodoes Island, Greece, Oct. 2008.
  5. A.Kodama, Y.Mizokami, M.Nakano, M.Iida and T.Sueyoshi, ``The shortest path finding method for MIMD controlled MX Core,'' Proc. 2008 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-07, Oita, Japan, Sep. 2008.
  6. K.Inoue, Y.Satou, M.Koga, M.Amagasaki, M.Iida and T.Sueyoshi, ``A Study of the Cluster Architecture based on Variable Grain Logic Cell," Proc. 2008 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-06, Oita, Japan, Sep. 2008.
  7. Q.Zhao, M.Koga, M.Amagasaki, M.Iida and T.Sueyoshi, ``Efficient Permutation-based Boolean Matching for VGLC Technology Mapping," Proc. 2008 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 12-1P-05, Oita, Japan, Sep. 2008.
  1. Yoshiaki SATOU, Motoki AMAGASAKI, Hiroshi MIURA, Kazunori MATSUYAMA, Ryoichi YAMAGUCHI, Masahiro IIDA, Toshinori SUEYOSHI : An Embedded Reconfigurable Logic Core based on Variable Grain Logic Cell Architecture, Proc. of International Conference on Field-Programmable Technology (FPT2007), pp.241-244, Kitakyushu, Japan, Dec. 2007. (Poster)
  2. Ryoichi YAMAGUCHI, Motoki AMAGASAKI, Kazunori MATSUYAMA, Masahiro IIDA, Toshinori SUEYOSHI :A Novel Variable Grain Logic Cell Architecture with Multifunctionality, Proc. of IEEE Region 10 International Technical Conference (TENCON2007), WeSC-O2.5, pp.1-4, 2007.
  3. Hiroshi SHINOHARA, Hideaki MONJI, Masahiro IIDA, Toshinori SUEYOSHI : A Context Design Method to Improve Power Efficiency for Reconfigurable Logic Device,Proc. 2007 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 11-2P-04, p.530, Okinawa, Japan, Sep. 2007.
  4. Kazunori MATSUYAMA, Motoki AMAGASAKI, Ryoichi YAMAGUCHI, Masahiro IIDA, Toshinori SUEYOSHI : An Implementation Technique for Variable Grain Logic Cell to Reduce Delay and Configuration Memories, Proc. 2007 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 11-2P-03, p.529, Okinawa, Japan, Sep. 2007. 【情報処理学会九州支部奨励賞】
  5. Ryoichi YAMAGUCHI, Motoki AMAGASAKI, Kazunori MATSUYAMA, Masahiro IIDA, Toshinori SUEYOSHI : The Effect of Variable Grain Logic Cell Functionality on Area, Proc. 2007 Joint Conference of Electrical and Electronics Engineers in Kyusyu, 11-2P-02, p.528, Okinawa, Japan, Sep. 2007.
  6. Motoki AMAGASAKI, Ryoichi YAMAGUCHI, Kazunori MATSUYAMA, Masahiro IIDA and Toshinori SUEYOSHI : A Variable Grain Logic Cell Architecture for Reconfigurable Logic Cores, Proc. of International Conference on Field Programmable Logic and Applications (FPL2007), pp.550-553, Amsterdam, The Netherlands, Aug. 2007. (Poster)
  7. Hiroshi SHINOHARA, Hideaki MONJI, Masahiro IIDA, and Toshinori SUEYOSHI : A Novel Technique to Create Energy-Efficient Contexts for Reconfigurable Logic,Proc. 15th Annual IEEE Symposium on Field-programmable Custom Computing Machines (FCCM2007), pp.309-310, Napa, California, Apr. 2007. (Poster)
  1. Kazunori MATSUYAMA, Motoki AMAGASAKI, Hideaki NAKAYAMA, Ryoichi YAMAGUCHI, Masahiro IIDA and Toshinori SUEYOSHI : Evaluating Variable-Grain Logic Cells using Heterogeneous Technology Mapping, P.C.Diniz et al. (eds.) : Reconfigurable Computing: Architectures, Tools and Applications (Proc. of ARC2007), Lecture Notes in Computer Science (LNCS) 4419, Springer-Verlag Berlin Heidelberg, pp.142-154, Mar. 2007.
  2. 山口良一, 中山英明, 尼崎太樹, 松山和憲, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成論理セル向けマッピング手法の評価,  第14回FPGA/PLD Design Conference ユーザプレゼンテーション論文集, pp.25-32, Jan. 2007. 【優秀論文賞受賞】
  3. Motoki AMAGASAKI, Takuro SHIMOKAWA, Kazunori MATSUYAMA, Ryoichi YAMAGUCHI, Hideaki NAKAYAMA, Naoto HAMABE, Masahiro IIDA and Toshinori SUEYOSHI : Evaluation of Variable Grain Logic Cell Architecture for Reconfigurable Device, Proc. of The 14th IFIP International Conference on Very Large Scale Integration (VLSI-SoC2006), pp.198-203, Oct. 2006. (Poster)
  4. Mitsutaka NAKANO, Masahiro IIDA and Toshinori SUEYOSHI : An Implementation of the Ant Colony Optimization for the MaTriX Processing Engine, Proc. of The JCEEE Kyushu 2006 Asia Sessions, 12-1P-02, Sep. 2006.
  5. Motoki AMAGASAKI, Masahiro IIDA and Toshinori SUEYOSHI : Advantages of Variable Grain Logic Cell Architecture, Proc. of The JCEEE Kyushu 2006 Asia Sessions, 12-1P-01, Sep. 2006.
  6. 尼崎太樹, 山口良一, 中山英明, 飯田全広, 末吉敏則 : 入力粒度に依存しない再構成論理セルのフィジビリティスタディ, 第5回情報科学技術フォーラム(FIT2006)　情報科学技術レターズ, Vol.5, pp.17-20, Sep. 2006.
  7. 松山和憲, 山口良一, 中山英明, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルを持つ再構成デバイスの実装効率評価, DAシンポジウム2006 論文集, Vol.2006, No.7, pp.187-192, Jul. 2006. 【優秀発表学生賞受賞】
  8. Motoki AMAGASAKI, Naoto HAMABE, Hideaki NAKAYAMA, Masahiro IIDA and Toshinori SUEYOSHI : Architecture of General Purpose Reconfigurable Logic Cell, Proc. of The 21st International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2006), Vol.2, pp.1-4, July 2006.
  1. Masaki KOBATA, Masahiro IIDA, and Toshinori SUEYOSHI : Effective Clustering Technique to Optimize Routability of Outer Cluster Nets, Fourteenth ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA2006), pp.229, Feb 2006. (Poster)
  2. 坂本伊佐雄, 須崎貴憲, 柴村英智, 飯田全広, 久我守弘, 末吉敏則 : CPU混載部分再構成型FPGAを用いた動的再構成システムの開発, 第13回FPGA/PLD Design Conference ユーザプレゼンテーション論文集, pp.9-16, Jan. 2006.
  3. 尼崎太樹, 中山英明, 濱邊直人, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成論理セルアーキテクチャの提案, 第13回FPGA/PLD Design Conference ユーザプレゼンテーション論文集, pp.25-32, Jan. 2006. 【優秀論文賞受賞】
  4. 玉利純子, 木幡雅貴, 飯田全広, 末吉敏則 : 生物模倣アルゴリズムのハードウェア化に関する一検討, 第13回FPGA/PLD Design Conference ユーザプレゼンテーション論文集, pp.33-40, Jan. 2006.
  5. Hisashi TSUKIASHI, Masahiro IIDA and Toshinori SUEYOSHI : Applying the Small-World Network to Routing Structure of FPGAs, Proc. of 15th International Conference on Field Programmable Logic and Applications (FPL2005), pp.65-70, Aug. 2005.
  6. Hidetomo SHIBAMURA, Takeru KISANUKI, Isao SAKAMOTO, Masahiro IIDA, Morihiro KUGA and Toshinori SUEYOSHI : An Implementation of Video Streaming Processing on a Dynamically Self-Reconfigurable System, Proc. of The 20th Commemorative International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2005), Vol.1, pp.399-400, July 2005.
  7. Shigeki IMAI, Masahiro IIDA and Toshinori SUEYOSHI : A low power design method using multi-context dynamic reconfiguration, Proc. of The 20th  Commemorative International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2005), Vol. 2, pp.563-564, July 2005.
  8. Isao SAKAMOTO, Takanori SUSAKI, Hidetomo SHIBAMURA, Masahiro IIDA, Morihiro KUGA and Toshinori SUEYOSHI : Development of a Run-Time Reconfigurable System using Partially Reconfigurable FPGA, Proc. of The 20th  Commemorative International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2005), Vol.2, pp.599-600, July 2005.
  1. Masahiro IIDA, Shinya ABE, Hisashi TSUKIASHI, Ryoji OGATA and Toshinori SUEYOSHI : Adopting the Small-World Network in Routing Structure of FPGA, Proc. of International Workshop on Applied Reconfigurable Computing (ARC2005), pp.92-98, Feb. 2005.
  2. 今井茂毅, 飯田全広, 末吉敏則 : RLDの動的再構成機能を利用した消費エネルギー削減手法, 第12回FPGA/PLD Design Conference ユーザプレゼンテーション論文集, pp.57-64, Jan. 2005.
  3. 阿部晋也, 飯田全広, 末吉敏則 : Simulated Evolutionを用いた配置配線同時処理手法の開発, DAシンポジウム2004 論文集, pp.225-228, Aug. 2004.
  4. 今井茂毅, 塚本和明, 飯田全広, 末吉敏則 : 動的再構成可能なデバイス向け低消費電力化手法の提案と評価, DAシンポジウム2004 論文集, pp.145-150, Aug. 2004.
  5. 久我守弘, 山崎博之, 玉利純子, 柴村英智, 飯田全広, 末吉敏則 : システムレベル設計に向けたFPGA応用教材, DAシンポジウム2004 論文集, pp.43-48, Aug. 2004.
  6. 池田祐介, 木幡雅貴, 飯田 全広, 末吉敏則 : 次世代リコンフィギャラブル・ロジック向けクラスタリングツールの開発, 第17回回路とシステム軽井沢ワークショップ 講演論文集, pp.247-252, 2004.
  1. Masahiro IIDA and Toshinori SUEYOSHI : A Shape Evaluation of Circuit Area for Reconfigurable Logic Device, Proceedings of The 2003 International Technical Conference On Circuits/System, Computers and Communications (ITC-CSCC2003), vol.3, pp.1595-1598, 2003.
  1. Masahiro IIDA and Toshinori SUEYOSHI : A Proposal of Programmable Logic Architecture for Reconfigurable Computing, Proceedings of The 2002 International Technical Conference On Circuits/System, Computers and Communications (ITC-CSCC2002), vol.3, pp.1547-1550, 2002.
  2. Masahiro IIDA and Toshinori SUEYOSHI : A Novel Programmable Logic Architecture for Reconfigurable Computing, Proceedings of Pan-Yellow-Sea International Workshop on Information Technologies for Network Era (PYIWIT02), pp.283-290, 2002.
  3. Hiroai ASAMI, Masaharu MIZUNO, Katsuto NAKAJIMA, Masahiro IIDA and Hakuro MORI : Application of SAR Image Reconstruction Processing on an FPGA-based Parallel Machine ''RASH'', Proceedings of Applied Informatics 2002 (AI2002), pp.65-70, 2002.
  4. 飯田全広, 末吉敏則 : リコンフィギャラブル・コンピューティング向きPLDの論理ブロック, FPGA/PLD Design Conference 2002, 2002.
  5. Katsumi TAKAHASHI, Masahiro IIDA and Katsuto NAKAJIMA : Time-Memory Trade-Off Cryptanalysis on FPGA-based Parallel Machine RASH, Proceedings of The Fourth International Conference / Exhibition on High Performance Computing in Asia Pacific Region (HPC-Asia2000), pp.366-369, 2000.
  6. Katsuto NAKAJIMA, Hiroyuki SATO, Hiroai ASAMI, Masahiro IIDA, Katsuhiro SHINDOME, Hakuro MORI, Katsumi TAKAHASHI and Yusuke MIZUKAMI : FPGA-based Parallel Machine : RASH, Proceedings of Applied Informatics 2000 (AI2000), pp.269-273, 2000.
  7. 飯田全広, 久我守弘, 末吉敏則 : マルチスレッド制御ライブラリのハードウェア化によるオンチップ・マルチプロセッサの構成, 並列処理シンポジウム(JSPP'97), pp.337-344, 1997.


講演論文 (Technical Reports, etc.)

  1. 千竈純太郎，中原康宏，尼崎太樹，飯田全広，久我守弘，末吉敏則 : 高速シリアル光通信を用いたCNN分割実装の検討，信学技報 RECONF2018-7，vol.118，no.63，pp33-38，May 2018.
  1. 高木大智，趙謙，久我守弘，尼崎太樹， 飯田全広，末吉敏則 : FPGAの高速シリアル通信を用いたクラスタコンピュー ティング環境の一検討，火の国情報シンポジウム2018，A6-1，情報処理学 会九州支部，pp1-6，March. 2018.
  2. 寺岡拓也，久我守弘，尼崎太樹，飯田全広，末吉敏則 : 関数型言語における高階関数を利用した高位合成の一 検討，信学技報 RECONF2017-35，vol.117，no.221，pp75-80， Sep. 2017.
  3. 三浦巴慎，尼崎太樹，飯田全広，久我守弘，末吉敏則 : 任意精度演算可能なビットシリアル演算器の提案，信学技報 RECONF2017-6，vol.117，no.45，pp37-41，May 2017.
  4. 宇都宮誉博，尼崎太樹，飯田全広，久我守弘，末吉敏則 : 重みの2のべき乗近似を用いたCNNのFPGA実装に関する一検討， 信学技報 RECONF2017-6，vol.117，no.46，pp25-30，May 2017.
  1. 藤岡　博展，趙　謙，久我守弘，尼崎 太樹，飯田全広，末吉敏則 : 隠れマルコフモデルによる時系列データ分 類器のアクセラレータ自動生成， 情報処理学会九州支部火の国シンポジ ウム2017，A6-3，March 2017.
  2. 園田　勇介，趙　謙，久我守弘，尼崎 太樹，飯田全広，末吉敏則 : 組込みデバイス向けリアルタイム時系列デー タ分析器の設計と実装，情報処理学会九州支部火の国シンポジウム2017， A6-2，March 2017.
  3. 福田　寛介，尼崎太樹，飯田全広，久 我守弘，末吉敏則 : 並列デザインパターンを用いた関数型言語による高 位合成， 情報処理学会九州支部火の国シンポジウム2017，A4-4，March 2017.
  4. 村瀬　大，高木大智, 尼崎太樹，久我守弘，飯田全広，末吉敏則 : 高速シリアル光インターコネクトを用いたFPGA分割実装, 信学技報 RECONF2016-56，vol.116，no.416，pp31-36，Jan. 2017.
  5. 池邊雅登，趙　謙, 尼崎太樹，飯田全広，久我守弘，末吉敏則 : 3次元FPGA向け消費電力解析ツール, 信学技報 RECONF2016-46，vol.116，no.332，pp35-40，Nov. 2016.
  6. 中道拓也，趙　謙，尼崎太樹，飯田全広，久我守弘，末吉敏則 : hCODE：FPGAアクセラレータのためのオープンソースプラットフォーム, 信学技報 RECONF2016-34，vol.116，no.210，pp45-50，Sep. 2016.
  7. 中村祐司，寺岡拓也, 尼崎太樹，飯田全広，久我守弘，末吉敏則 : 高速シリアル通信機構をもつ3次元FPGAの面積最適化, 信学技報 VLD2016-3，vol.116，no.21，pp35-40，May. 2016.
  1. 石井友樹，池邊雅登，趙　謙，尼崎太樹，飯田全広，末吉敏則 : H-Treeトポロジを用いたFPGA配線構造の一検討, 信学技報 RECONF2015-60，vol.115，no.400，pp7-12，Jan. 2016.
  2. 趙　謙，尼崎太樹，飯田全広，末吉敏則 : A Study of HW/SW Co-design Framework based on the Virtualization Technology, 信学技報 RECONF2015-52，vol.115，no.343，pp21-26，Nov. 2015.
  3. 中道拓也, 園田勇介, 松崎貴之, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 機械学習された評価関数をもつTraxソルバ, 信学技報 RECONF2015-33, vol.115, no.228, pp7-12, Sep. 2015.【研究会優秀講演賞】
  4. 西村俊二, 久我守弘, 飯田全広, 尼崎太樹, 末吉敏則 : 多重様相論理による遅延依存非同期回路の形式検証体系, 第14回情報科学技術フォーラム, RC-006, Sep. 2015.
  5. 宮原隆太郎, 飯田全広, 尼崎太樹, 久我守弘, 末吉敏則 : 組込みシステムを対象としたリコンフィギャラブルアクセラレータの一検討, 若手の会セミナー2015講演論文集, 情報処理学会九州支部, pp.17-22, Sep. 2015.
  6. 竹内悠登，趙　謙, 尼崎太樹，飯田全広，久我守弘，末吉敏則 : 高速シリアル通信機構をもつ3次元FPGAの面積最適化, 信学技報 RECONF2015-4，vol.115，no.109，pp17-22，Jun. 2015.
  7. 荒木　亮，飯田全広, 尼崎太樹，久我守弘，末吉敏則 : 少構成メモリ論理セルSLM向けテクノロジマッピング手法の検討, 信学技報 RECONF2015-27，vol.115，no.109，pp147-152，Jun. 2015.
  1. 山本大貴，久我守弘，尼崎太樹，飯田全広，末吉敏則 : 2階層Supervisor Processorにおける信頼性管理機能, 信学技報 CPSY2014-153，vol.114，no.427，pp.199-204，Jan. 2015.
  2. 岡本隆志，久我守弘，尼崎太樹，飯田全広，末吉敏則 : FPGAベースASICエミュレータにおける高速シリアル通信機構の設計と評価, 信学技報 RECONF2014-42，vol.114，no.331，pp.45-50，Nov. 2014.
  3. 藤澤賢太郎, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : フォルトトレラントFPGA向け実行時故障検出機構の一検討, 信学技報 RECONF2014-19, vol.114, no.223, pp13-18, Sep. 2014.
  4. 尼崎太樹, 梶原拓也, 藤澤賢太郎, 趙謙, 飯田全広, 久我守弘, 末吉敏則　: 65nmCMOSプロセスを用いた耐故障FPGAの試作と評価, 信学技報 RECONF2014-18,vol.114, no.223, pp7-12, Sep. 2014.
  5. 眞下　達，福田寛介，久我守弘，尼崎太樹，飯田全広，末吉敏則 : BlazeDareII: ストリーム演算器を備えるプロセッサ設計コンテスト向け計算機システムの改良, 第2回 高性能コンピュータシステム設計コンテスト予稿集，P6，pp.9-12，Sep. 2014.
  6. 梶原拓也，尼崎太樹，飯田全広，久我守弘，末吉敏則 : 高速シリアル通信を用いた3次元FPGAの検討, 信学技報 RECONF2014-7，vol.114，no.75，pp.31-36，June 2014.
  7. 眞下達, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : Zyndroid: Android アプリケーションのHW/SW協調実行プラットフォーム, 信学技報 RECONF2014-10, vol.114, no.75, pp.49-54, June 2014. 【研究会優秀講演賞】
  8. 藤澤賢太郎，尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : ハードエラー耐性をもつプログラマブルロジックコア, LSIとシステムのワークショップ2014, ポスターセッションNo.22, May. 2014.
  1. 江島慎弥, 尼崎太樹，飯田全広，久我守弘，末吉敏則 : 配線チャネルにおける使用数のばらつきを最小化するFPGA配線手法の一検討, 火の国情報シンポジウム2014，4A-3，情報処理学会九州支部，March 2014.
  2. 小川裕喜, 尼崎太樹，飯田全広，久我守弘，末吉敏則 : 仮想CGRAへのJavaソフトウェアのマッピングとFPGA実装, 信学技報 RECONF2013-47，vol.113，no.325，pp.45-50，Nov. 2013.
  3. 柳田恭成, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : シャノン展開された部分関数の特徴に基づく少構成メモリLUT, 信学技報 RECONF2013-27, vol.113, no.221, pp.43-48, Sep. 2013.
  4. 岡本隆志, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : FPGAベースASICエミュレータのための高速データ転送機構, 若手の会セミナー2013講演論文集, 情報処理学会九州支部, pp.43-48, Sep. 2013.
  5. 濱田哲郎, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 配線セグメント長を考慮したSOMベースFPGA配置手法, 信学技報 VLD2013-26, vol.113, no.119, pp.83-88, Jul. 2013.
  6. 尼崎太樹, 井上万輝, 趙謙, 飯田全広, 久我守弘, 末吉敏則 : 故障耐性をもつFPGA-IPコアの提案, 信学技報 RECONF2013-13, vol.113, no.52, pp.67-72, May 2013.
  7. 宇田貴重, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : 高速シリアル通信を用いたFPGAベースASICエミュレータの設計と評価, 信学技報 RECONF2013-10, vol.113, no.52, pp.49-54, May 2013.
  1. 西岡拓也, 尼崎太樹, 飯田全広, 末吉敏則 : 少構成メモリ論理セルCOGRE向け実装手法の基礎検討, 火の国シンポジウム, B-1-1, Mar. 2013. 【情報処理学会九州支部奨励賞】
  2. 岩井佑介, 趙謙, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 配線領域を分割した三次元FPGAの一提案, 信学技報 RECONF2012-63, vol.112, no.377, pp.13-18, Jan. 2013.
  3. 早馬悟司, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : スケールフリーネットワークに基づくFPGA配線構造の基礎的検討, 信学技報 RECONF2012-50, vol.112, no.325, pp.17-22, Nov. 2012.
  4. 高田誠也, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 組込みシステムを対象としたリコンフィギャラブルJavaアクセラレータの一検討, 信学技報 RECONF2012-48, vol.112, no.325, pp.9-14, Nov. 2012.
  5. 高野光平, 一ノ宮佳裕, 尼崎太樹, 久我守弘, 飯田全広, 末吉敏則 : FPGAシステムのソフトエラー耐性評価におけるブートストラップ法による高速化, 信学技報 RECONF2012-45, vol.112, no.203, pp.125-130, Sep. 2012.
  6. Qian Zhao, Kazuki Inoue, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi : A Design Framework for reconfigurable IPs with VLSI CADs, 信学技報 RECONF2012-41, vol.112, no.203, pp.101-106, Sep. 2012.
  7. 高橋知也, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 少構成メモリ論理セルCOGREを用いた小面積論理クラスタ構造の一提案, 信学技報 RECONF2012-32, vol.112, no.203, pp.49-54, Sep. 2012.
  8. 岩井佑介, 趙 謙, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 三次元積層技術を用いたFPGA配線構造の一提案, 若手の会セミナー2012講演論文集, 情報処理学会九州支部, pp.29-33, Sep. 2012.
  9. 濱田哲郎, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 自己組織化マップによるFPGA配置問題の最適化, 若手の会セミナー2012講演論文集, 情報処理学会九州支部, pp.21-27, Sep. 2012.
  10. 尼崎太樹, 井上万輝, 西谷祐樹, 飯田全広, 久我守弘, 末吉敏則 : A Novel Detection and Recovery Techniques for Hard Errors in FPGAs, 第11回情報科学技術フォーラム(FIT2012)講演論文集 第一分冊, pp.333-339, Sep. 2012.
  11. 宇田貴重, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : リコンフィギャラブルシステム向けスケジューリングシミュレータの開発, 信学技報 CPSY2012-19, vol.112, no.173, pp.61-66, Aug. 2012.
  12. 岩井佑介, 趙謙, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : コネクションブロックの3次元接続を用いたFPGAチップ面積の削減, LSIとシステムのワークショップ2012予稿集, pp.231-233, May. 2012.
  13. 江島慎弥, 佐藤佳徳, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : FPGA向けブリッジ故障検出パタン生成手法の提案, LSIとシステムのワークショップ2012予稿集, pp.225-227, May. 2012.
  14. 高野光平, 木村剛士, 一ノ宮佳裕, 尼崎太樹, 久我守弘, 飯田全広, 末吉敏則 : 動的部分再構成を用いたソフトエラー耐性評価手法, LSIとシステムのワークショップ2012予稿集, pp.192-194, May. 2012.
  15. 濱田哲郎, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : シンベル指数に基づくSOMベースFPGA配置手法, 信学技報 RECONF2012-20, vol.112, no.70, pp.113-118, May 2012.
  16. 田中宏樹, 一ノ宮佳裕, 宇佐川貞幹, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 単一FPGA内における三重冗長モジュールの動的再配置によるハードエラー回避手法, 信学技報 RECONF2012-11, vol.112, no.70, pp.61-66, May 2012.
  17. 西谷祐樹, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : FPGA配線部のハードエラー検出および再構成による回避手法, 信学技報 RECONF2012-13, vol.112, no.70, pp.71-76, May 2012.
  18. 高野光平, 木村剛士, 一ノ宮佳裕, 尼崎太樹, 久我守弘, 飯田全広, 末吉敏則 : 動的部分再構成を用いたソフトエラー耐性評価手法, LSIとシステムのワークショップ2012予稿集, pp.192-194, May. 2012. (Poster)
  19. 江島慎弥, 佐藤佳徳, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : FPGA向けブリッジ故障検出パタン生成手法の提案, LSIとシステムのワークショップ2012予稿集, pp.225-227, May. 2012. (Poster)
  20. 岩井佑介, 趙謙, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : コネクションブロックの3次元接続を用いたFPGAチップ面積の削減, LSIとシステムのワークショップ2012予稿集, pp.231-233, May. 2012. (Poster)
  1. 藤野誠, 一ノ宮佳裕, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : システムの高信頼化に向けたSupervisor Processorの一検討, 信学技報 RECONF2011-92, vol.111, no.461, pp.199-204, Mar. 2012. 【SLDM研究会優秀発表学生賞】
  2. 一ノ宮佳裕, 藤野誠, 尼崎太樹, 久我守弘, 飯田全広, 末吉敏則 : 二重冗長 ソフトコアプロセッサにおけるソフトエラーの高速復旧技術, 信学技報 RECONF2011-42, vol.111, no.323, pp.7-12, Nov. 2011. 【デザインガイアポスタ賞】
  3. 友成恭章, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : コホーネンネットワークを用いたFPGA配置アルゴリズム, 若手の会セミナー2011 講演論文集, 情報処理学会九州支部, pp.1-7, Sep. 2011.
  4. 佐伯亮祐, 高橋克昇, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則 : FPGAにおける高速シリアル通信を用いたASIC エミュレータ向け通信手法の検討, 若手の会セミナー2011講演論文集, 情報処理学会九州支部, pp.17-22, Sep. 2011.
  5. 高橋知也, 井上万輝, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : LUT間の入力共有に基づく小面積論理クラスタ構造の一提案, 信学技報RECONF2011-25, vol.111, no.218, pp.19-24, Sep 2011.
  6. 友成恭章, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 自己組織化マップを用いたFPGA配置手法の提案, 信学技報RECONF2011-26, vol.111, no.218, pp.25-30, Sep 2011.
  7. 宇佐川貞幹, 一ノ宮佳裕, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 動的再構成システムに向けた部分再構成データの再配置に関する一検討, 信学技報 RECONF2011-30, vol.111, no.218, pp.49-54, Sep 2011.
  8. 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : ホモジニアスな配線構造による FPGA 設計の容易化, 信学技報RECONF2011-19, vol.111, no.32, pp.109-114, May 2011.
  9. 田浦　健, 尼崎太樹, 飯田全広, 末吉敏則 : 構成メモリ数を削減したアダプティブLUTアーキテクチャの提案, 信学技報RECONF2011-20, vol.111, no.32, pp.115-120, May 2011.
  10. 佐藤佳徳, 用正博紀, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : スイッチブロックトポロジに着目したFPGA テスト容易化設計手法の提案, LSI とシステムのワークショップ2011 予稿集, pp.224-226, May. 2011.
  1. 益満裕司, 尼崎太樹, 飯田全広, 末吉敏則 : クラスタベースFPGAにおける論理ブロック内のローカル配線最適化, 信学技報 RECONF2010-73, vol.110, no.362, pp.139-144, Jan. 2011.【SLDM研究会優秀発表学生賞】
  2. 吉澤孔明, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : シフタ付きスイッチブロックを用いたFPGA配線構造の設計, 信学技報 CAS2010-88, vol.110, no.389, pp.23-28, Jan. 2011.
  3. 用正博紀, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : スイッチブロックのトポロジに着目したFPGAの配線テスト手法, 信学技報 RECONF2010-74, vol.110, no.362, pp.145-150, Jan. 2011.
  4. Qian Zhao, Yoshihiro Ichinomiya, Yasuhiro Okamoto, Motoki Amagasaki, Masahiro Iida, Toshinori Sueyoshi : An Error Detect and Correct Circuit Based Fault-tolerant Reconfigurable Logic Device, 信学技報, vol. 110, no. 204, RECONF2010-32, pp. 85-90, Sep. 2010.
  5. 岡本康裕, 一ノ宮佳裕, 尼崎太樹, 飯田全広, 末吉敏則 : COGRE:面積削減を目的とした少構成メモリ論理セルアーキテクチャ, 信学技報, vol.110, no.204, RECONF2010-31, pp.79-84, Sep. 2010.
  6. 古賀正紘, 飯田全広, 尼崎太樹, 市田善信, 佐治満郎, 飯田　淳, 末吉敏則 : FeRAMを用いた不揮発リコンフィギャラブルロジックデバイスの試作, 信学技報 RECONF2010-5, vol.110, no.32, pp.25-30, May 2010.
  1. 富着忠彦, 佐藤佳徳, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セル向け消費電力測定環境の構築, 火の国情報シンポジウム2010論文集, B-1-4, Mar. 2010.【情報処理学会九州支部奨励賞】
  2. 井上万輝, 岡本康裕, 趙　謙, 吉澤孔明, 用正博紀, 古賀正紘, 尼崎太樹, 飯田全広, 久我守弘, 末吉敏則 : 粒度可変論理セルをもつ再構成論理デバイスの設計と試作, 信学技報, vol. 109, no. 395, RECONF2009-64, pp.59-64, Jan. 2010.
  3. 新谷政樹, 加藤宏太, 尼崎太樹, 飯田全広, 末吉敏則 : 実装効率改善へ向けたP同値類に基づくLUTの論理出現率に関する調査, 信学技報, vol. 109, no. 198, RECONF2009-24, pp.31-36, Sep. 2009.
  4. 今泉真哉, 飯田全広, 末吉敏則 : 配線性を利用する低消費電力指向のクラスタリング及び配置手法, 信学技報, vol. 109, no. 198, RECONF2009-23, pp.25-30, Sep. 2009.
  5. 兒玉章宏, 中野光臣, 飯田全広, 末吉敏則 : MXコアにおけるデータ配置を考慮した転送処理の効率化, 情報処理学会九州支部若手の会, pp.49-54, Sep. 2009.
  6. 西田翔一, 江藤淳哉, 西岡勇蔵, 尼崎太樹, 飯田全広, 末吉敏則 : 省電力 FPGA配線アーキテクチャとその設計環境の提案, LSIとシステムのワークショップ2009予稿集, pp.292-294, May. 2009. (Poster)
  7. 江藤淳哉, 尼崎太樹, 飯田全広, 末吉敏則 : 配線性とアクティビティを利用するFPGAの低消費電力化クラスタリング手法, 信学技報 RECONF2009-10, vol.109, no.26, pp.55-60, May 2009.
  8. 西田翔一, 西岡勇蔵, 尼崎太樹, 飯田全広, 末吉敏則 : スモールワールドネットワーク化配線構造によるFPGAの消費電力削減, 信学技報 RECONF2009-4, vol.109, no.26, pp.19-24, May 2009.
  1. 朝永健司, 溝上雄太, 飯田全広, 末吉敏則 : 超並列SIMD型プロセッサ用ソースコード自動変換ツールの開発, 情報・システムソサイエティ誌 2009 年総合大会特別号 学生ポスターセッション, Mar. 2009. (Poster)
  2. 岡本康裕, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変再構成論理セルにおける回路実装手法の検討, 情報・システムソサイエティ誌 2009 年総合大会特別号 学生ポスターセッション, Mar. 2009. (Poster)
  3. 黒木　渉, 飯田全広, 末吉敏則 : MXコアにおける部分積剰余を用いたRSA暗号の実装, 信学技報 CPSY2008-102, DC2008-93, vol.108, no.464, pp.85-90, Mar. 2009.
  4. 中野光臣, 弘田澄男, 兒玉章宏, 飯田全広, 末吉敏則 : 超並列プロセッサコアにおけるPE間データ転送効率の改善, 情処学研報2009-MPS-073, vol.2009, no.19, pp.5-8, Feb. 2009.
  5. 溝上雄太, 中野光臣, 飯田全広, 末吉敏則 : MXコアにおけるPE粒度変更による実行効率の改善, 信学技報 CPSY2008-65, vol.108, no.413, pp.69-74, Jan. 2009.
  6. 佐藤嘉晃, 趙　謙, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルにおける算術演算向け配線アーキテクチャの一検討, 信学技報 RECONF2008-85, vol.108, no.414, pp.177-182, Jan. 2009.
  7. 弘田澄男, 兒玉章宏, 飯田全広, 末吉敏則 : 超並列SIMD型プロセッサのPE間データ通信における効率化手法の提案, 信学技報 CPSY2008-42, vol.108, no.273, pp.23-28, Nov. 2008.
  8. 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セル向けローカルインタコネクト構造の提案と評価, 信学技報 RECONF2008-42, vol.108, no.300, pp.21-26, Nov. 2008.
  9. 兒玉章宏, 溝上雄太, 中野光臣, 飯田全広, 末吉敏則 : MXコアにおけるMIMD 型PE間データ通信の一最適化手法, 信学技報 CPSY2008-42, vol.108, no.303, pp.31-36, Nov. 2008.
  10. 古賀正紘, 三浦　大, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルにおける入力粒度最適化の一検討, 信学技報 RECONF2008-33, vol.108, no.220, pp.63-68, Sep. 2008.
  11. Qian Zhao, Masahiro Koga, Motoki Amagasaki, Masahiro Iida, Toshinori Sueyoshi : A Boolean Matching Method for VGLC Technology Mapping, 情報処理学会九州支部若手の会, pp.23-24, Sep. 2008. 【若手の会セミナー賞】
  12. 佐藤嘉晃, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルを用いた高性能リコンフィギャラブルIPの開発, STARCフォーラム/シンポジウム2008 学生ポスターセッション, Jul.2008. (Poster) 【学生ポスターセッション優秀賞受賞】
  13. 井上万輝, 松山和憲, 佐藤嘉晃, 古賀正紘, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セル向けクラスタ構造の一検討, 信学技報 RECONF2008-8, vol.108, no.48, pp.43-48, May 2008.
  14. 兒玉章宏, 溝上雄太, 中野光臣, 飯田全広, 末吉敏則 : MXコアのMIMD型PE間データ通信における経路決定手法の提案, 信学技報 RECONF2008-6, vol.108, no.48, pp.31-36, May 2008.
  1. 中野光臣, 溝上雄太, 飯田全広, 末吉敏則 : 超並列SIMD型プロセッサにおける柔軟な演算要素間通信機構の提案, 電子情報通信学会情報・システムソサイエティ誌 2008年総合大会特別号, pp.137, Mar. 2008. (Poster)
  2. 佐藤嘉晃, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルによるDSPアプリケーション回路の実装評価, 電子情報通信学会情報・システムソサイエティ誌 2008年総合大会特別号, pp.135, Mar. 2008. (Poster)
  3. 中野光臣, 尼崎太樹, 飯田全広, 末吉敏則 : アントコロニー最適化法の並列化手法および超並列SIMD型プロセッサへの実装, 情処学研報 2008-MPS-68, vol.2008, no.17, pp.77-80, Mar. 2008.
  4. 小森龍志, 尼崎太樹, 飯田全広, 末吉敏則 : PCクラスタにおけるアントコロニー最適化法を用いたFPGA配置ツールの並列化, 情処学研報 2008-MPS-68, vol.2008, no.17, pp.81-84, Mar. 2008.
  5. 溝上雄太, 中野光臣, 飯田全広, 末吉敏則 : SIMD型プロセッサMXコアにおけるPE間データ通信の高度化, 信学技報 CPSY2007-64, vol.107, no.417, pp.19-24, Jan. 2008. 【優秀発表学生賞】
  6. 西岡勇蔵, 飯田全広, 末吉敏則 : クラスタベースFPGAにおけるスモールワールドネットワーク化配線構造の評価, 信学技報 RECONF2007-54, vol.107, no.418, pp.19-24, Jan. 2008.
  7. 松山和憲, 山口良一, 佐藤嘉晃, 三浦大, 古賀正紘, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変論理セルのコネクションブロック構造と多入力論理実装手法の一検討, 信学技報 RECONF2007-33, vol.107, no.340, pp.7-12, Nov. 2007. 【デザインガイアポスタ賞】
  8. 佐藤嘉晃, 尼崎太樹, 山口良一, 松山和憲, 三浦大, 飯田全広, 末吉敏則 : 粒度可変構造論理セルを用いた再構成可能アーキテクチャのテクノロジマッピングによる評価, 第11回システム LSIワークショップ 学生ポスターセッション, pp.281-283, Nov. 2007.(Poster)
  9. 西岡勇蔵, 飯田全広, 末吉敏則 : スモールワールドネットワークを適用したFPGA配線構造における遅延評価, 第11回システムLSIワークショップ 学生ポスターセッション, pp.287-289, Nov. 2007. (Poster)
  10. 中野光臣, 飯田全広, 末吉敏則 : 超並列SIMD型プロセッサMXコアへのアントコロニー最適化法の実装と評価, 信学技法 CPSY2007-26, vol.107, no.276, pp.13-18, Oct. 2007.
  11. 篠原拓, 飯田全広, 末吉敏則 : FPGA向けクラスタリング及び配置における同時最適化手法の一検討, 信学技報 RECONF2007-22, vol.107, no.225, pp.41-46, Sep. 2007.
  12. 三浦　大, 尼崎太樹, 松山和憲, 飯田全広, 末吉敏則 : 粒度可変論理セルの構成に関する一検討, 電気関係学会九州支部連合大会, 09-1P-05, P.210, Sep. 2007. 【電子情報通信学会九州支部奨励賞】
  13. 松山和憲, 尼崎太樹, 山口良一, 佐藤嘉晃, 三浦大, 飯田全広, 末吉敏則 : 粒度可変論理セルとヘテロジニアス・テクノロジマッピング手法, STARCシンポジウム2007 学生ポスターセッション, Sep. 2007. (Poster)
  14. 卜部公介, 黒木渉, 大野隆行, 飯田全広, 末吉敏則 : MXコアにおけるメディアアプリケーションの実装と評価, 信学技報 CPSY2007-14, vol.107, no.175, pp.49-54, Aug. 2007.
  15. 中野光臣, 瀬上史明, 弘田澄男, 飯田全広, 末吉敏則 : MXコアを用いた論理エミュレーションの実現, 信学技法 CPSY2007-13, vol.107, no.175, pp.43-48, Aug. 2007.
  16. 汐月哲夫, 上田裕市, 藤吉孝則, 常田明夫, 飯田全広 : IT時代における情報電気電子系学科での学生実験環境について : 熊本大学工学部情報電気電子工学科での事例紹介, 工学・工業教育研究講演会講演論文集, pp.562-563, Aug. 2007.
  17. 佐藤嘉晃, 尼崎太樹, 山口良一, 飯田全広, 末吉敏則 : 粒度可変構造論理セル向け算術演算回路の実現, 信学技報 RECONF2007-7, vol.107, no.41, pp.37-42, May 2007.
  18. 西岡勇蔵, 月足彌, 飯田全広, 末吉敏則 : スモールワールドネットワーク化配線構造の詳細遅延評価, 信学技報 RECONF2007-8, vol.107, no.41, pp.43-48, May 2007.
  1. 卜部公介, 飯田全広 : マトリクス構造超並列プロセッサにおけるMP3デコーダの実装と評価, 電子情報通信学会情報・システムソサイエティ誌 2007年総合大会特別号, pp.80, Mar. 2007.
  2. 岡嶋知宏, 有内雄司, 久我守弘, 飯田全広, 末吉敏則 : SAに基づくFPGA配置アルゴリズムの領域分割による並列化, 信学技報 CPSY2006-87, vol.106, no.602, pp.13-18, Mar. 2007.
  3. 中山英明, 山口良一, 尼崎太樹, 松山和憲, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成可能論理セル向けテクノロジマッピング手法, 電子情報通信学会技術研究報告 RECONF2006-55, Vol.106, No.394, pp.67-72, Nov. 2006.
  4. 門司秀明, 篠原拓, 飯田全広, 末吉敏則 : 配線共有型マルチコンテキスト手法を用いた低消費電力化, 電子情報通信学会技術研究報告 RECONF2006-50, Vol.106, No.394, pp.37-42, Nov. 2006.
  5. 中野光臣, 飯田全広, 末吉敏則 : アントコロニー最適化法のMatrix Processing Engineへの実装, 信学技報 RECONF2006-27, vol.106, no.247, pp.1-6, Sep. 2006.
  6. 尼崎太樹, 中山英明, 松山和憲, 山口良一, 飯田全広, 末吉敏則 : 粒度可変構造論理セルを用いた次世代型リコンフィギャラブルロジックデバイスの開発, STARCシンポジウム2006, Sep. 2006. 【学生ポスターセッション優秀賞受賞】
  7. 大野隆行, 山崎博之, 飯田全広, 久我守弘, 末吉敏則 : Matrix Processing Engineのメディア処理アプリケーションによる性能評価, 信学技法 RECONF2006-6(2006-05), Vol.106, No.49, pp.31-36, May 2006.
  8. 山口良一, 松山和憲, 中山英明, 尼崎太樹, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成論理セル向けマッピング手法の一検討, 信学技法 RECONF2006-1(2006-05), Vol.106, No.49, pp.1-6, May 2006.
  1. 篠原拓, 木幡雅貴, 今井茂毅, 飯田全広, 末吉敏則 : 動的再構成デバイス向け配線共有型マルチコンテキスト化手法の一検討, 信学技法 VLD2005-100, CPSY2005-56, RECONF2005-89(2006-1), Vol.105, No.42, pp.19-24, Jan 2006.
  2. 尼崎太樹, 中山英明, 濱邊直人, 飯田全広, 末吉敏則 : 粒度可変構造を持つ再構成論理セルアーキテクチャの提案, 信学技法 RECONF2005-53(2005-11), Vol.105, No.450, pp.1-6, Nov. 2005.
  3. 邊輪一人, 岡嶋知宏, 柴村英智, 飯田全広, 久我守弘, 末吉敏則 : リコンフィギャラブルクラスタコンピューティングに向けたFPGAボードの開発, 信学技報 RECONF2005-76, vol.105, no.452, pp.25-30, Nov. 2005.
  4. 今井茂毅, 飯田全広, 末吉敏則 : 自律再構成による低消費エネルギー化手法, 信学技法 RECONF2005-44(2005-9), Vol.105, No.288, pp.19-24, Sep. 2005.
  5. 木佐貫健, 坂本伊左雄, 柴村英智, 飯田全広, 久我守弘, 末吉敏則 : 機能分割実装による実行時再構成型MPEG-2デコーダの実現可能性, 信学技法 RECONF2005-38(2005-9), Vol.105, No.287, pp.49-54, Sep. 2005.
  6. 坂本伊左雄, 須崎貴憲, 柴村英智, 飯田全広, 久我守弘, 末吉敏則 : プロセッサ混載FPGAにおける部分再構成制御機構の開発, 信学技法RECONF2005-37(2005-9), Vol.105, No.287, pp.43-48, Sep. 2005.
  7. 山崎博之, 飯田全広, 水本勝也, 山本　治, 末吉敏則 : 単純なSIMD演算の組み合せによる高速実数演算の実現, 信学技法 RECONF2005-23(2005-5), Vol.105, No.43, pp.49-54, May 2005.
  8. 瀬上史明, 菰田康造, 飯田全広, 久我守弘, 野田英行, 中島雅美, 末吉敏則 : SIMD型アクセラレータのJPEG2000エンコーダによる性能評価, 信学技法 RECONF2005-22(2005-5), Vol.105,No.43, pp.43-48, May 2005.
  9. 月足　彌, 飯田全広, 末吉敏則 : Small-World Network化配線構造の遅延削減効果についての評価, 信学技法 RECONF2005-12(2005-5), Vol.105, No.42, pp.67-72, May 2005.
  10. 木幡雅貴, 飯田全広, 末吉敏則 : チップ面積及び遅延の削減を目的としたクラスタリングツールの開発, 信学技法 RECONF2005-2(2005-5), Vol.105, No.42, pp.7-12, May 2005.
  1. 阿部晋也, 飯田全広, 末吉敏則 : RLD配線構造のSmall-World Network化による遅延削減方法, 信学技報CPSY2004-35(2004-12), Vol.104, No.476, pp.17-22, Nov. 2004.
  2. 今井茂毅, 飯田全広, 末吉敏則 : RLDの動的再構成機能を積極的に利用した消費エネルギー削減手法, 電子情報通信学会コンピュータシステム研究専門委員会所属第2種研究会　第4回リコンフィギャラブルシステム研究会論文集, pp.204-211, Sep. 2004.
  3. 木幡雅貴, 阿部晋也, 飯田全広, 末吉敏則 : 次世代リコンフィギャラブル·ロジック向けクラスタリングツールの評価, 電子情報通信学会コンピュータシステム研究専門委員会所属第2種研究会　第4回リコンフィギャラブルシステム研究会論文集, pp.152-158, Sep. 2004.
  1. 飯田全広, 緒方綾二, 阿部晋也, 末吉敏則 : 次世代リコンフィギャラブル・ロジック向き配線構造の提案, 電子情報通信学会コンピュータシステム研究専門委員会所属第2種研究会第2回リコンフィギャラブルシステム研究会論文集, pp.28-33, Nov. 2003.
  2. 阿部晋也, 緒方綾二, 飯田全広, 末吉敏則 : 次世代RLDにおける配線リソースの効率的使用法に関する一検討, 第7回システムLSIワークショップ講演資料集およびポスターセッション資料集, pp.359-362, Nov. 2003.
  3. 阿部晋也, 飯田全広, 末吉敏則 : FPGAにおける配線リソースの使用率の調査, 電気関係学会九州支部連合会大会, 2003.
  4. 緒方綾二, 飯田全広, 末吉敏則 : 次世代RLD向け開発ツールの提案, 電気関係学会九州支部連合会大会, 2003.
  5. 池田祐介, 阿部晋也, 緒方綾二, 飯田全広, 久我守弘, 末吉敏則 : 次世代リコンフィギャラブル・ロジック向けクラスタリングツールの開発, 電子情報通信学会コンピュータシステム研究専門委員会所属第2種研究会　第一回リコンフィギャラブルシステム研究会論文集, pp.185-192, Sep. 2003.
  6. 末吉敏則, 飯田全広 : 次世代リコンフィギャラブルロジックとその応用, 全九州半導体技術フォーラム国際会議, ポスターセッション資料集, pp.54-55, 2003.
  1. 高橋勝己, 浅見廣愛, 飯田全広 : FPGAベース並列マシンRASHにおける部分TMTO法暗号解析の実装, 情報処理学会 第64回全国大会, 2W-5, 2002.
  2. 浅見廣愛, 飯田全広, 佐藤裕幸, 中島克人, 森伯郎 : FPGAベース並列マシンRASHの改良検討−RASH2のハードウェア構成−, 情報処理学会第64回全国大会, 1ZB-1, 2002.
  3. 飯田全広, 末吉敏則 : リコンフィギャラブル・ロジック向き論理ブロックの提案, 信学技報 CPSY2001-79, pp.25-30, Nov. 2001.
  4. 浅見廣愛, 水野政治, 中島克人, 飯田全広, 森伯郎 : FPGAベース並列マシンRASHでのSAR画像再生処理の適用, 情報処理研究会2001-ARC-144-4 (SWoPP 2001), pp.19-24, 2001.
  5. 浅見廣愛, 飯田全広, 中島克人, 森伯郎, 佐藤裕幸, 高橋勝己 : FPGAベース並列マシンRASHにおけるTMTO法暗号解析の実装(1)−実装手法−, 情報処理学会第62回全国大会, 2S-7, 2001.
  6. 飯田全広, 浅見廣愛, 中島克人, 森伯郎 : FPGAベース並列マシン RASHにおけるTMTO法暗号解析の実装(2)−性能評価−, 情報処理学会第62回全国大会, 2S-8, 2001.
  7. 中島克人, 高橋勝己, 佐藤裕幸, 浅見廣愛, 飯田全広, 森伯郎 : TMTO法暗号解析のFPGAベース並列マシン上の実現, 暗号と情報セキュリティシンポジウム, SCIS2001-2A-1, 2001.
  8. 飯田全広, 末吉敏則 : リコンフィギャラブルロジックにおける LUTの最適粒度に関する一検討, 信学技報 VLD2000-82, ICD2000-139, FTS2000-47, pp.77-82, Nov. 2000.
  9. 高橋勝己, 飯田全広, 中島克人 : FPGAベース並列マシンRASHのタイムメモリトレードオフ解読法への適用, 情報処理学会 第60回全国大会, 2J-01, 2000.
  10. 浅見廣愛, 飯田全広, 中島克人, 森伯郎 : FPGAベース並列マシン RASHのDES暗号回路の改良, 信学技報 VLD99-102, CPSY99-111, pp.37-44, 2000.
  11. 浅見廣愛, 水野政治, 中島克人, 飯田全広, 森伯郎 : FPGAベース並列マシンRASHのSAR画像再生処理への適用検討(1) −RASHでのSAR画像再生処理の実現方式−, 情報処理学会 第59回全国大会, 5H-03, 1999.
  12. 水野政治, 浅見廣愛, 飯田全広, 中島克人, 森伯郎 : FPGAベース並列マシンRASHのSAR画像再生処理への適用検討(2) −市販DSPシステムとの比較検討−, 情報処理学会 第59回全国大会, 5H-04, 1999.
  13. 中島克人, 森伯郎, 佐藤裕幸, 高橋勝己, 浅見廣愛, 水上雄介, 飯田全広, 新留勝広 : FPGAベース並列マシンRASH, 並列処理シンポジウム(JSPP'99), p.222, 1999.
  14. 飯田全広, 水上雄介, 高橋勝己, 浅見廣愛, 佐藤裕幸 : FPGAによる並列暗号解析装置の構成(1) -DES暗号等の鍵探索-, 情報処理学会第58回全国大会, 5N-08, 1999.
  15. 高橋勝己, 飯田全広, 水上雄介, 中島克人, 宮田裕行 : FPGAによる並列暗号解析装置の構成(2) -ASICとの比較-, 情報処理学会第58回全国大会, 5N-09, 1999.
  16. 中島克人, 森伯郎, 佐藤裕幸, 高橋勝己, 浅見廣愛, 水上雄介, 飯田全広, 新留勝広 : FPGAベース並列マシンRASHの概要, 情報処理学会第58回全国大会, 1H-08, 1999.
  17. 浅見廣愛, 佐藤裕幸, 飯田全広, 新留勝広, 中島克人, 森伯郎 : FPGAベース並列マシンRASHの機能と構成, 情報処理学会 第58回全国大会, 1H-09, 1999.
  18. Tsutomu Matsumoto, Katsumi Takahashi, Masahiro Iida, Hiroyuki Miyata, Katsuto Nakajima : A Massively Parallel ASIC-based Machine for Time-Memory Trade-Off Cryptanalysis, CRYPTO'98 (Rump Session), 1998.
  19. 飯田全広, 高橋勝己, 宮田裕行, 松本勉 : タイムメモリトレードオフ解読法による暗号強度評価装置の実現性検討, 暗号と情報セキュリティシンポジウム, SCIS'98-6.2.C, 1998.
  20. 高橋勝巳, 飯田全広, 宮田裕行, 松本勉 : タイムメモリトレードオフ解読法を用いた暗号強度評価装置, 信学技報 ISEC97-39, pp.9-14, 1997.
  21. 高橋勝巳, 飯田全広, 宮田裕行, 松本勉 : 並列計算機を用いたタイムメモリトレードオフ法の実現, 情報処理学会 第55回全国大会, 4F-04, 1997.
  22. 飯田全広, 久我守弘, 末吉敏則 : マルチスレッド制御ライブラリのハードウェア化によるリコンフィギャラブルシステム, 信学技報 VLD96-82, CPSY96-94, pp.135-142, 1996.
  23. 井上弘士, 飯田全広, 大内正英, 久我守弘, 末吉敏則 : 上級コース向き教育用32ビットRISCマイクロプロセッサDLX-FPGA, 情報処理学会九州支部シンポジウム, pp.60-65, 1996.
  24. 井上弘士, 飯田全広, 大内正英, 久我守弘, 末吉敏則 : 32ビットRISCマイクロプロセッサDLX-FPGAの設計教育フィジビリティ・スタディ, 信学技報 VLD95-118, 情報処理研究会95-ARC-115-18, DA-78-18, 1995.
  25. 飯田全広, 井上弘士, 大内正英, 久我守弘, 末吉敏則 : DLX-FPGAを用いた上級コース設計教育のフィジビリティ・スタディ, 電気関係学会九州支部連合会大会, 1995.
  26. 西川浩司, 白井健治, 中野哲, 清水徹, 飯田全広 : テストケース自動生成ツール「Mirage」による1チップCPUプロセッサの機能検証, 情報処理学会第46回全国大会, 5N-06, 1994.

講演 (Miscellaneous Articles)

  1. 飯田全広 : FPGAのトレンドとAIエッジコンピューティング, 第329回　RISTフォーラム, くまもと技術革新・融合研究会（RIST）, June 2018.
  2. 飯田全広 : 最新FPGA研究事情, CEATEC Suite FPGA/PLD プラザ, CEATEC JAPAN 2010, Oct. 2010.
  3. 飯田全広 : FPGAアーキテクチャとテクノロジ・マッピング, IEICE総合大会情報システムソサイアティチュートリアル, DT-4. 最新FPGAの実像と動向, Mar. 2007.
  4. 飯田全広 : 半導体産業の現状と課題, 第180回RISTフォーラム, Jan. 2004
  5. 飯田全広, 身次茂 : リコンフィギャラブルコンピューティング〜マシン事例ならびに遠隔再構成応用事例〜, FPGA/PLD Design Conference 2003 (Electronic Design and Solution Fair 2003), 2003.
  6. 飯田全広 : HDL入門 -検証の実際-, FPGA/PLD Design Conference 2002 (Electronic Design and Solution Fair 2002), 2002.
  7. 飯田全広 : HDL入門, FPGA/PLD Design Conference 2001 (Electronic Design and Solution Fair 2001), 2001.
  8. 飯田全広 : 論理合成向けVerilog HDL基本記述スタイルと記述例, FPGA/PLD プレカンファレンス2000, 2000.

特許 (Patents)

  1. 特許5937550号，特願2013-183665, プログラマブル論理回路およびその構成方法, 末吉敏則, 飯田全広, 久我守弘, 尼崎太樹, 柳田恭成
  2. 特許第5701054号, リコンフィギャラブルロジック, 並びに, これを用いたプログラマブル論理回路装置, 及び, テクノロジマッピング手法, 末吉敏則, 飯田全広, 尼崎太樹, 加藤宏太, 市田善信
  3. 特許第5523988号, プログラマブル論理回路装置およびその回路決定方法, 末吉敏則, 飯田全広, 尼崎太樹, 岡本康裕
  4. 特許第5558269号, プログラマブル論理回路のエラー訂正回路, 末吉敏則, 飯田全広, 尼崎太樹, 一ノ宮佳裕
  5. 特許第4914423号, 相互接続構造および論理回路装置, 末吉敏則, 飯田全広, 尼崎太樹, 井上万輝, 平松達夫
  6. 特開2010-122741, データ処理装置, 末吉敏則, 飯田全広, 中野光臣, 瀬上史明, 水本勝也
  7. 特開2008-047031, 並列演算装置, 末吉敏則, 飯田全広, 溝上雄太, 中野光臣, 水本勝也
  8. United States Patent 8,587,336B2 (Nov. 19, 2013), US11/598,679 (2006.11.14), RECONFIGURABLE LOGIC BLOCK, PROGRAMMABLE LOGIC DEVICE PROVIDED WITH THE RECONFIGURABLE LOGIC BLOCK, AND METHOD OF FABRICATING THE RECONFIGURABLE LOGIC BLOCK, Toshinori SUEYOSHI, Masahiro IIDA, Motoki AMAGASAKI, Kazuhiko TAKEDA, Taketo HEISHI, Nobuharu SUZUKI
  9. 特許第4438000号, リコンフィギャラブルロジックブロック、リコンフィギャラブルロジックブロックを備えるプログラマブル論理回路装置、および、リコンフィギャラブルロジックブロックの構成方法, 末吉敏則, 飯田全広, 尼崎太樹, 武田和彦, 瓶子岳人, 鈴木伸治
  10. 特許第4621424号, プログラマブル論理回路およびプログラマブル論理回路の配線構造, 飯田全広
  11. United States Patent 6,812,737(Nov. 2, 2004), US10/183590 （2002.6）, PROGRAMMABLE LOGIC CIRCUIT DEVICE HAVING LOOK UP TABLE ENABLING TO REDUCE IMPLEMENTATION AREA, Toshinori SUEYOSHI, Masahiro IIDA
  12. 特許第3580785号, ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、およびルックアップテーブルの構成方法, 末吉敏則, 飯田全広
  13. 特開2000-181566, マルチクロック並列処理装置, 浅見廣愛, 佐藤裕幸, 飯田全広, 森伯郎
  14. 特開平11-065438, 暗号強度評価装置, 高橋勝己, 飯田全広

著書 (Books)

  1. はじめての論理回路，飯田全広，ISBN 978-4764905719，近代科学社，224頁，(2018/07)
  2. FPGAの原理と構成, 天野英晴 編著, 飯田全広（分担執筆, 第2章，第4章），ISBN 978-4-274-21864-4,　オーム社, 306頁, (2016/04)
  3. リコンフィギャラブルシステム, 末吉敏則, 天野英晴 編著, 飯田全広（分担執筆, 第4章），ISBN4-274-20071-X,　オーム社, 279頁, (2005)

資料 (Documents)

  1. 飯田全広, 末吉敏則, ”FPGA/CPLDの変遷と最新動向[III] ─ FPGA 向け設計ツール─, ” 信学誌, vol.93, no.8, pp.711-716, Aug. 2010.
  2. 末吉敏則, 飯田全広, ”FPGAの配線構造およびEDAツールによる配線遅延の改善, ” MATERIAL STAGE Vol.8, No.12, pp.21-24, 2009.
  3. 飯田全広, "リコンフィギャラブルシステムの研究最前線　第2部リコンフィギャラブルシステム研究会の活動状況,"IEICE 情報・システムソサイエティ誌, 第 12巻, 第4号（通巻49号）, pp.6-7, Feb. 2008.
  4. 末吉敏則, 飯田全広:リコンフィギャラブル・コンピューティング, 情報処理学会誌, Vol.40, No.8, pp.777-782, 1999.

受賞等 (Prizes)

  1. 受賞者：松崎貴之, 北須賀輝明, 飯田全広
    General Graph Widest Improvement Award & Grid Graph Deepest Improvement Award, Graph Golf 2017 The Order/degree Problem Competition, CANDAR Organizing Committee, Nov. 2017.
  2. 受賞者：松崎貴之, 北須賀輝明, 飯田全広
    Widest Improvement Awards, Graph Golf The Order/degree Problem Competition 2016, CANDAR Organizing Committee, Nov. 2016.
  3. 受賞者：中道拓也
    共著者：久我守弘, 尼崎太樹, 飯田全広, 末吉敏則
    ''機械学習された評価関数をもつTraxソルバ,''
    研究会優秀講演賞, リコンフィギャラブルシステム研究専門委員会, Sep. 2015.
  4. 受賞者：園田勇介，中道拓也，松崎貴之，尼崎太樹，飯田全広，久我守弘，末吉敏則
    ``KumamoTrax''
    第6回相磯秀夫杯　デザインコンテスト The 1st RECONF/CPSY/ARC/GI/ Traxデザインコンペティション，運営委員長特別賞，Sep. 2015.
  5. 受賞者：園田勇介，中道拓也，松崎貴之，尼崎太樹，飯田全広，久我守弘，末吉敏則
    ``KumamoTrax''
    第6回相磯秀夫杯　デザインコンテスト The 1st RECONF/CPSY/ARC/GI/ Traxデザインコンペティション，エンベデッド部門　第3位，Sep. 2015.
  6. 受賞者：M. Amagasaki, Q. Zhao, M. Iida, M. Kuga and T. Sueyoshi
    ``Fault-tolerant FPGA: Architectures and design for Programmable Logic Intellectual Property Core in SoC，''
    電子情報通信学会リコンフィギャラブルシステム研究会，優秀論文賞，Jun. 2015.
  7. 受賞者：尼崎太樹，西谷祐樹，井上万輝，飯田全広，久我守弘，末吉敏則
    ``システムLSI搭載FPGA-IPコア向け物理故障検出および回避方法，''
    電子情報通信学会，論文賞，Jun. 2015.
  8. 受賞者：眞下達
    共著者：久我守弘, 尼崎太樹, 飯田全広, 末吉敏則
    ''Zyndroid: Android アプリケーションのHW/SW協調実行プラットフォーム,''
    研究会優秀講演賞, リコンフィギャラブルシステム研究専門委員会, Sep. 2014.
  9. 受賞者：Susumu Mashimo, Kansuke Fukuda, Masahiro Iida, Motoki Amagasaki, Morihiro Kuga and Toshinori Sueyoshi
    ``Kuma 2 Duo''
    International Workshop on Highly-Efficient Acceleration Reconfigurable Technologies FPGA Design Contest 2014 2nd place team ，June 2014.
  10. 受賞者：西谷祐樹
    共著者：井上万輝, 尼崎太樹, 飯田全広，久我守弘，末吉敏則
    ``A Novel Physial Defects Recovery Technique for FPGA-IP cores,''
    学生研究奨励賞，IEEE福岡支部，Feb. 2014.
  11. 受賞者：西岡拓也
    共著者：尼崎太樹, 飯田全広, 久我守弘, 末吉敏則
    ``小構成メモリ論理セルCOGRE向け実装手法の基礎検討,''
    情報処理学会九州支部奨励賞, 情報処理学会九州支部, May 2013.
  12. 受賞者：飯田全広
    ``ハイブリッド太陽光証明システム,''
    アイデア優秀賞, ソーラーエネルギー等事業推進協議会, Dec. 2012.
  13. 受賞者：藤野誠
    共著者：一ノ宮佳裕, 久我守弘, 尼崎太樹, 飯田全広, 末吉敏則
    ``システムの高信頼化に向けたSupervisor Processorの一検討,''
    SLD研究会優秀発表学生賞, 情報処理学会SLDM研究会, Aug. 2012.
  14. 受賞者：Qian Zhao, Kazuki Inoue, Takashige Uda, Tetsuro Hamada, Hiroki Tanaka, Yuki Nishitani, Motoki Amagasaki, Masahiro Iida, Morihiro Kuga and Toshinori Sueyoshi (Team Arch)
    International Workshop on Highly-Efficient Acceleration Reconfigurable Technologies FPGA Design Contest 2012, Forth place team , May 2012.
  15. 受賞者：井上万輝
    共著者：用正博紀, 尼崎太樹, 飯田全広, 末吉敏則
    ``An Easily Testable Routing Architecture and Efficient Test Technique,''
    学生研究奨励賞, IEEE福岡支部, Feb. 2012.
  16. 受賞者：一ノ宮佳裕
    共著者：藤野 誠, 尼崎太樹, 久我守弘, 飯田全広, 末吉敏則
    ``二重冗長ソフトコアプロセッサにおけるソフトエラーの高速復旧技術,''
    デザインガイアポスタ賞, 電子情報通信学会および情報処理学会, Nov. 2011.
  17. 受賞者：益満裕司
    共著者：尼崎太樹, 飯田全広, 末吉敏則
    ``クラスタベースFPGA における論理ブロック内のローカル配線最適化, ''
    SLDM研究会優秀発表学生賞, 情報処理学会SLDM 研究会, Aug. 2011.
  18. 受賞者：古賀 正紘
    共著者：尼崎太樹, 飯田全広, 市田善信, 佐治満郎, 飯田　淳, 末吉敏則
    ``First Prototype of a Genuine Power-Gatable Reconfigurable Logic Chip with FeRAM Cells,
    学生研究奨励賞, IEEE福岡支部, Mar. 2011.
  19. 受賞者：富着忠彦
    共著者：佐藤佳徳, 尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変論理セル向け消費電力測定環境の構築, ''
    情報処理学会九州支部奨励賞, 情報処理学会九州支部, May 2010.
  20. 受賞者：飯田全広
    ``リコンフィギャラブルシステム研究会運営及び英文論文誌・和文論文誌編集への貢献, ''
    情報・システムソサイエティ活動功労賞, 電子情報通信学会・情報・システムソサイエティ, Nov. 2009.
  21. 受賞者：Qian Zhao (趙 謙)
    共著者：M.Koga, M.Amagasaki, M.Iida and T.Sueyoshi
    ``Efficient Permutation-based Boolean Matching for VGLC Technology Mapping, ''
    情報処理学会九州支部奨励賞, 情報処理学会, May. 2009.
  22. 受賞者：趙 謙
    共著者：古賀正紘, 尼崎太樹, 飯田全広, 末吉敏則
    ``A Boolean Matching Method for VGLC Technology Mapping, ''
    若手の会セミナー賞, 情報処理学会九州支部, Sep. 2008.
  23. 受賞者：佐藤嘉晃
    共著者：尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変論理セルを用いた高性能リコンフィギャラブルIPの開発, ''
    STARCフォーラム/シンポジウム 学生プレゼンテーション優秀賞, 半導体理工学研究センター, Jul. 2008.
  24. 受賞者：溝上雄太
    共著者：中野光臣, 飯田全広, 末吉敏則
    ``SIMD型プロセッサMXコアにおけるPE間データ通信の高度化, ''
    第133回SLDM研究会優秀発表学生賞, 情報処理学会, Jun. 2008.
  25. 受賞者：松山和憲
    共著者：山口良一, 佐藤嘉晃, 三浦大, 古賀正紘, 井上万輝, 尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変論理セルのコネクションブロック構造と多入力論理実装手法の一検討, ''
    デザインガイアポスタ賞, 電子情報通信学会(VLSI設計技術研究会, ディペンダブルコンピューティング研究会, コンピュータシステム研究会, リコンフィギャラブルシステム研究会), 情報処理学会(システムLSI設計技術研究会, 計算機アーキテクチャ研究会), Nov. 2007.
  26. 受賞者：三浦大
    共著者：尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変論理セルの構成に関する一検討, ''
    電子情報通信学会九州支部奨励賞, 電子情報通信学会, Sep. 2007.
  27. 受賞者：Kazunori Matsuyama
    共著者：Motoki Amagasaki, Ryoichi Yamaguchi, Masahiro Iida and Toshinori Sueyoshi
    ``An Implementation Technique for Variable Grain Logic Cell to Reduce Delay and Configuration Memories, ''
    情報処理学会九州支部奨励賞, 情報処理学会, Sep. 2007.
  28. 受賞者：尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変構造を持つリコンフィギャラブルIP, ''
    第9回LSI IPデザインアワード 研究助成賞, LSI IPデザインアワード運営委員会, Apr. 2007.
  29. 受賞者：山口良一, 中山英明, 尼崎太樹, 松山和憲, 飯田全広, 末吉敏則,
    ``粒度可変構造を持つ再構成論理セル向けマッピング手法の評価, ''
    第14回FPGA/PLD Design Conference 優秀論文賞, 第14回FPGA/PLD Design Conference実行委員会, Jan. 2007.
  30. 受賞者：尼崎太樹
    共著者：飯田全広, 末吉敏則
    ``粒度可変論理セルを用いた次世代型リコンフィギャラブルロジックデバイスの開発, ''
    STARCシンポジウム 学生プレゼンテーション優秀賞, 半導体理工学研究センター, Sep. 2006.
  31. 受賞者：松山和憲
    共著者：山口良一, 中山英明, 尼崎太樹, 飯田全広, 末吉敏則
    ``粒度可変論理セルを持つ再構成デバイスの実装効率評価, ''
    DAシンポジウム2006優秀発表学生賞, 情報処理学会SLDM研究会, Aug. 2006.
  32. 受賞者：尼崎太樹, 中山英明, 濱邊直人, 飯田全広, 末吉敏則,
    ``粒度可変構造を持つ再構成論理セルアーキテクチャの提案, ''
    第13回FPGA/PLD Design Conference 優秀論文賞, 第13回FPGA/PLD Design Conference実行委員会, Jan. 2006.

学会活動

  1. 電子情報通信学会リコンフィギャラブルシステム研究専門委員会, 専門委員, 2016-.
  2. 電子情報通信学会VLSI設計技術研究専門委員会, 専門委員, 2015-.
  3. IEICE Trans. on Infomation and Systems, Special Section on Reconfigurable Systems, Editorial committee, 2013.
  4. IEEE International Conference on Field-Programmable Technology (FPT'13), Organizing Committee Member (Special Session Chair), 2013.
  5. International Symposium on Computing and Networking (CANDAR), Program committee, 2013-2015.
  6. International Symposium on Applied Reconfigurable Computing (ARC), Program committee, 2012-2014.
  7. IEICE Trans. on Infomation and Systems, Special Section on Reconfigurable Systems, Editorial committee, 2012.
  8. International Conference on Networking and Computing (ICNC'10), Program Committee (Track 2: Computer System), 2010.
  9. International Workshop on Highly Efficient Accelerators and Reconfigurable Technologies (HEART2010), Program committee, 2010.
  10. IEICE Trans. on Infomation and Systems, Special Section on Parallel and Distributed Computing and Networking, Editorial committee, 2010.
  11. 情報処理学会九州支部, 幹事, 2010-2012.
  12. 電子情報通信学会和文論文誌 D-I リコンフィギャラブルシステム特集号特集編集委員会, 編集委員, 2009.
  13. International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT'09), Program committee (Track 2: Hardware and Architectures), 2009.
  14. 電子情報通信学会リコンフィギャラブルシステム研究専門委員会, 専門委員, 2009-2015.
  15. 電子情報通信学会リコンフィギャラブルシステム研究専門委員会, 幹事, 2007-2009.
  16. 電子情報通信学会リコンフィギャラブルシステム研究専門委員会, 幹事補佐, 2005-2007.
  17. International Conference on ReConFigurable Computing and FPGA's (ReConFig), Program committee, 2008-.
  18. Hindawi Pub., International Journal of Reconfigurable Computing (IJRC), Editorial committee, 2007-2015.
  19. IEICE Trans. on Infomation and Systems, Special Issue on Reconfigurable Systems, Editorial committee (Secretary), 2007.
  20. 情報処理学会論文誌「システムLSI設計とその技術」特集 特集編集委員会, 幹事, 2006-2007.
  21. 電子情報通信学会ISSソサエティ誌編集委員会, 編集委員, 2006-2009.
  22. 電子情報通信学会和文論文誌D-I リコンフィギャラブルシステム特集号特集編集委員会, 幹事, 2005.
  23. IEICE Trans. on Infomation and Systems, Special Issue on Reconfigurable Systems, Editorial committee (Secretary), 2004.
  24. IEEE International Conference on Field-Programmable Technology (FPT'03), Program committee, 2003.
  25. 電子情報通信学会英文論文誌D編集員会, 編集委員, 2003-2007.
  26. 情報処理学会計算機アーキテクチャ研究会運営委員会, 運営委員, 2003-2006.
  27. 情報処理学会システムLSI設計技術研究運営委員会, 運営委員, 2003-2006.

研究助成金等

  1. 科学研究費補助金・基盤研究(C), 大規模並列計算システム向け低遅延ネットワーク・トポロジに関する研究, 2017-2019.
  2. 科学研究費補助金・挑戦的萌芽研究, リコンフィギャラブルシステム向けプログラミングモデルに関する研究, 2011-2013.
  3. 科学研究費補助金・基盤研究（B）, ディペンダビリティを備えた高性能FPGAアーキテクチャに関する研究, 2011-2013.
  4. 共同研究, 半導体理工学研究センター, ディペンダビリティを備えた高性能FPGAアーキテクチャとその利用技術に関する研究 (分担), 2011-2013.
  5. 研究助成金, 組込みシステム向けリコンフィギャラブルアクセラレータの研究（柏森情報科学振興財団）, 2010-2012.
  6. 科学技術振興機構(JST) 戦略的創造研究推進事業・CREST研究領域 ディペンダブルVLSIシステムの基盤技術, 自己修復機能を有する3次元VLSIシステムの創成 (分担), 2009-2012.
  7. 受託研究, リコンフィギャラブルプロセッサの研究（三菱電機（株）情報技術総合研究所）, 2007.
  8. 寄付金, 三菱電機エンジニアリング（株）, 2007.
  9. 共同研究, 半導体理工学研究センター, 粒度可変構造論理セルに基づく高性能リコンフィギャラブルロジックの開発 (分担), 2007-2009.
  10. 科学研究費基盤（B）, 再構成可能デバイス向け統合EDAツールに関する研究, 2006-2008.
  11. 寄付金, 三菱電機エンジニアリング（株）, 2006.
  12. 科学研究費基盤（C）, 再構成可能な論理デバイスを用いた低消費エネルギー化手法に関する研究, 2004-2005.
  13. 共同研究, 半導体理工学研究センター, リコンフィギャラブルシステム技術とその応用 (分担), 2004-2006.
  14. 科学技術振興機構(JST)戦略的創造研究推進事業・さきがけタイプ, 自律再構成可能な論理デバイスの実現, 2002-2005.
  15. 共同研究, 半導体理工学研究センター, 次世代リコンフィギャラブルロジックとその応用 (分担), 2000-2003.