集積システム設計演習

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※注意事項 初めに読んで下さい。(PDF)

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目次

1. Verilog HDL による KITEマイクロプロセッサの設計と実装
   
   1. 16ビットALUの設計と実装
      
   2. レジスタの設計
      
   3. デコーダ&シーケンサの設計
      
   4. 上位階層の設計
      
   5. 統合シミュレーション
      
   6. 論理合成
      
   7. 配置・配線
      
   8. 実装・検証
      
2. オリジナル命令の追加検討
   

※ 実験が早く終了した回は前倒しで先の回の実験を行って行きます。

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集積システム設計演習レポートについて

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参考資料

• 情報電気電子工学科学生実験のページ (学内のみ)
• KITEマイクロプロセッサのページ
• Verilog HDL入門 (学内のみ)
• 自宅で Verilog シミュレーションをしてみたい方

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