論理合成の準備
論理合成をかけるとたくさんのファイルを同時に生成します。そのため、ファ
イルがごちゃごちゃにならないよう “syn”ディレクトリを作成し、論理合成
の作業を行います。
このディレクトリに論理合成処理を行う一連の処理を記述したコマンドスクリ
プトを作成しておきます。以下に、そのコマンドスクリプトを示します。ファ
イル名を "synthesis.scr" としてセーブします。
なお必要に応じて一部変更を施す必要があります
- read -format verilog {"..."} のfile名は皆さんが設計したファイル名
に合わせて下さい。なお、INCLUDE されるファイルは記述する必要はありません。
また、verilog-HDLのファイルは上のディレクトリに配置したままで読み取れ
るように "synthesis.scr" 内で設定されていますので、"*.v" ファイルを
"syn" ディレクトリの中にコピーする必要はありません。
論理合成用コマンドスクリプトファイル "synthesis.scr"
(論理合成ツール：Synopsys Design Compiler & 配置配線ツール：XACT Step 5.X.X)
以上で、論理合成の準備ができました。次は、 論理合成の実行 を行います。
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