`timescale 1ns/1ns module kite_test; reg CLK, RST; wire R, G, B, HS, VS; initial begin $shm_open("waves.shm"); $shm_probe("as"); end integer i; initial begin CLK = 0; for( i=0 ; i<500000 ; i=i+1 ) CLK = #10 ~CLK; end initial begin RST = 0; RST = #5 1; RST = #10 0; end kite_top kite_top (CLK, RST, R, G, B, HS, VS); endmodule
initial begin $shm_open("waves.shm"); $shm_probe("as"); endを書いておくことで、下位階層すべての信号変化をシミュレータで観測できます。
verilog kite_top.v kite.v alu.v acc.v ar.v fr.v ir.v pc.v r12.v dec_seq.v vram.v memory.vシミュレーションの結果は以下のように観測できました。