ALUテストフレームの作成

ALUをシミュレーションするために、テスト用の Verilog ファイルをひとつ作成 する必要があります。"alu_test.v" というファイル名で以下のテキストを保存 します。すなわち、alu.v のひとつ上の階層 (この階層は ディレクトリの階層のことではありません)を作成し、そのファイル中に ALUの入力として必要なテストベクタを記述します。
iverilog による CUI ベースでのシミュレーションの場合 
`include "alu_op.v"

module alu_test;
  reg  [15:0] A;
  reg  [15:0] B;
  reg  [ 3:0] CB;
  wire [15:0] OUT;
  wire [ 3:0] F;

  wire S, Z, V, C;

  initial
  begin
     $monitorh( CB, " ", A, " ", B, " ", OUT, " ", S, Z, V, C );
  end

  // テストベクタの読込み
  `include "alu_test.vct"

  alu dut ( .A(A), .B(B), .CB(CB), .Y(OUT), .F(F) );

  assign S = F[3];
  assign Z = F[2];
  assign V = F[1];
  assign C = F[0];

endmodule
CADENCE社Verilog XLシミュレータの場合 
`include "alu_op.v"

module alu_test;
  reg  [15:0] A;
  reg  [15:0] B;
  reg  [ 3:0] CB;
  wire [15:0] OUT;
  wire [ 3:0] F;

  wire S, Z, V, C;

  initial
  begin
     $shm_open("waves.shm");
     $shm_probe("as");
  end

  // テストベクタの読込み
  `include "alu_test.vct"

  alu dut ( .A(A), .B(B), .CB(CB), .Y(OUT), .F(F) );

  assign S = F[3];
  assign Z = F[2];
  assign V = F[1];
  assign C = F[0];

endmodule

次は、 テストベクタの作成 です。

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