制御信号生成の設計
ここで設計する様々な制御信号は、 １バス構
成の実行フェーズ表 によって示される各フェーズにおいて、必要な制御
信号を出力するように設計していきます。具体的には各命令の各実行サイクル
において必要な制御信号は、その命令のデコード信号と、そのサイクルを示す
ステートマシン出力の論理積をとることで生成できます。
一方、設計すべき制御信号からみると、設計すべき制御信号を出力すべき箇所
は １バス構成の実行フェーズ表 上で数箇
所あります。その数箇所を全て洗い出し、個々の命令のデコード信号と、その
サイクルを示すステートマシン出力の論理積結果全ての論理和をとることで設
計できます。
以上の点に注意して設計した制御信号生成回路のサンプル図面を以下に示します。
設計が終了したら、 デコーダ・シーケンサのシミュ
レーション を行ってましょう。
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