回路のように、フラグの出力は負論理ですので反転出力にする必要があります。
また、入力A,Bのトグルスイッチが利用できるように、ADDR[15:0],
IORQ_L, RW の3つの信号を定義し、それぞれ16'h0000, 1'b0, 1'b1に設定し
ておく必要があります。
以下の内容を参考にして alu_top.v を作成して下さい。
module alu_top ( ... , FL, ADDR, IORQ_L, RW ); input ... output ... .... alu .... ( ..., ..., ..., ... ); assign FL = ........; assign ADDR = 16'h0000; assign IORQ_L = 1'b0; assign RW = 1'b1; endmodulealu_top.v は簡単ですのでシミュレーションはしなくてよいでしょうが、 Verilog-HDLの文法エラーだけは取り除いておいて下さい。文法チェックは、
% verilog -c alu_top.v alu.vで実行します。
次は、 論理合成 です。
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