配置配線処理

デザインフローウィンドウを用いて、配置配線等の処理を逐次行います。まず、 マウスで Edit Design をクリックしてください。既に入力の完了した回路図 入力画面が現れるはすです。これは、そのまま終了してください。デザインフ ローは以下のような表示になるはすです。

このように、三角部分が緑になると、そのステップが正常に終了したことを意 味します。赤になった場合は何らかのエラーが存在します。

次は Netlist をクリックします。これにより回路図の図面が配置配線の際に 必要となる回路網情報(ネットリスト)に変換されます。変換中は三角の部分が 黄色で表示されています。特に問題がなければ三角部分が緑になり、そのステッ プが正常に終了します。 ただし、三角部分が緑になっ たからといってエラーが本当にないとはいえません。Netlist の所でマウスの 真中ボタンを押し、Show Log の netlist Log File を選んで OK を押します。 新たに現れるウィンドウのログの中にエラーがないことを確認します。確認後 ウィンドウは閉じてください。
次は、配置・配線のステップになります。"Implement Desing" をクリックしてください。 以下のウィンドウが現れます。

まず、"Compile & Optimize" によりテキスト形式である Netlist を内部 表現のバイナリコードに変換します。"Compile & Optimize" のところで マウスの真中ボタンを押し "Options" を選択します。ここで、論理合成アル ゴリズムを指定してください。指定の後 "OK" を押して、"Compile & Optimize" の所でクリックすると処理が開始されます。問題がなければ三角部 分が緑色になります。

次は、"Partition & Fit" といって、分割・フィティング処理を行います。 この処理は、設計した回路が１個の PLD に収まらない程大きな回路である場 合に複数の PLD に分割するための処理を行います。今回設計している回路は、 １個の PLD に十分入る規模ですから、この処理は簡単に終了します。
まず、"Partition & Fit" のところでマウスの真中ボタンを押し "Edit Constraints" を選択します。これで、以下のような制約条件設定ウィンドウ が開きます。今回は "１６Ｖ８" への実装を行いますから、"Template" の所 に "P16V8" を選択してください。その他の項目も必要に応じて設定してくだ さい。設定が終ったら "OK"を 押し、"Partition & Fit" の所でクリック すると処理が開始されます。

処理が正常に終了すると、以下のような "Solution List" が現れます。これ により選択したPLDデバイスで、どの程度の速度が得られるかが分かります(目 安と考えてください)。数字の前のチェックボタンが "on" の所のデバイスを 使用して以降のマッピング処理を行います。このウィンドウは "Commands" の 所を押して閉じてください。また、"Partition & Fit" の所の三角部分は 緑色になります。

次の"Map Part"により、16V8 への回路の組み込み(マッピング)を行います。 "Map Part" の所でクリックすると処理が開始されます。問題がなければ三角 部分が緑色になります。

次の "Generate System Schematic" により、PLD にマッピングされた回路の 端子情報を作成します。"Generate System Schematic" の所でクリックすると 処理が開始されます。問題がなければ三角部分が緑色になります。それと同時 に、"pld_schematic" view として、以下のような回路図が作成されます。 回路図を "close" して、"Implement Desing" の "Return" を押します。

"PLD/FPGA Design" の "Generate Timing Module" の所でクリックすると処理 が開始されます。問題がなければ三角部分が緑色になります。これで、実遅延 シミュレーションを行うために必要な情報が作成されます。

最後に、"Export Fuse Maps" の所でクリックすると処理が開始されます。問 題がなければ三角部分が緑色になります。これで、PLD ライタに送るべき実装 データが作成されます。ファイルのフォーマットは JEIDEC フォーマットです。
最終的に、"counter_pld.j1" というファイルが作成されます。この例におけ るファイルの内容は以下のようになります。 

File for: Cadence PLDDesigner  Version 3.4  File: /user/staff/kuga/work/cadence/counter/counter_pld_pld.run/counter_pld.fb
Created on: Wed Apr 30 17:11:37 1997
Device: P16V8A
*
NOTE         Pin Assignments        *
NOTE     (CLOCK) : 1*
NOTE     (CLOCK_E) : 2*
NOTE     (RESET) : 3*
NOTE     (LOW-VALUE) : 11*
NOTE     q3 : 12    *
NOTE     q2 : 13    *
NOTE     q1 : 14    *
NOTE     q0 : 15    *
QP20*
QF2194*
F0*
L0000 00000000000000000000000000000000*
L0032 00000000000000000000000000000000*
L0064 00000000000000000000000000000000*
L0096 00000000000000000000000000000000*
L0128 00000000000000000000000000000000*
L0160 00000000000000000000000000000000*
L0192 00000000000000000000000000000000*
L0224 00000000000000000000000000000000*
L0256 00000000000000000000000000000000*
L0288 00000000000000000000000000000000*
L0320 00000000000000000000000000000000*
L0352 00000000000000000000000000000000*
L0384 00000000000000000000000000000000*
L0416 00000000000000000000000000000000*
L0448 00000000000000000000000000000000*
L0480 00000000000000000000000000000000*
L0512 00000000000000000000000000000000*
L0544 00000000000000000000000000000000*
L0576 00000000000000000000000000000000*
L0608 00000000000000000000000000000000*
L0640 00000000000000000000000000000000*
L0672 00000000000000000000000000000000*
L0704 00000000000000000000000000000000*
L0736 00000000000000000000000000000000*
L0768 00000000000000000000000000000000*
L0800 00000000000000000000000000000000*
L0832 00000000000000000000000000000000*
L0864 00000000000000000000000000000000*
L0896 00000000000000000000000000000000*
L0928 00000000000000000000000000000000*
L0960 00000000000000000000000000000000*
L0992 00000000000000000000000000000000*
L1024 01110111111111111110111111111111*
L1056 10110111111111111101111111111111*
L1088 00000000000000000000000000000000*
L1120 00000000000000000000000000000000*
L1152 00000000000000000000000000000000*
L1184 00000000000000000000000000000000*
L1216 00000000000000000000000000000000*
L1248 00000000000000000000000000000000*
L1280 01110111111111111101111011111111*
L1312 10110111111111111111110111111111*
L1344 11110111111111111110110111111111*
L1376 00000000000000000000000000000000*
L1408 00000000000000000000000000000000*
L1440 00000000000000000000000000000000*
L1472 00000000000000000000000000000000*
L1504 00000000000000000000000000000000*
L1536 01110111111111111101110111101111*
L1568 10110111111111111111111111011111*
L1600 11110111111111111110111111011111*
L1632 11110111111111111111111011011111*
L1664 00000000000000000000000000000000*
L1696 00000000000000000000000000000000*
L1728 00000000000000000000000000000000*
L1760 00000000000000000000000000000000*
L1792 01110111111111111101110111011110*
L1824 10110111111111111111111111111101*
L1856 11110111111111111110111111111101*
L1888 11110111111111111111111011111101*
L1920 11110111111111111111111111101101*
L1952 00000000000000000000000000000000*
L1984 00000000000000000000000000000000*
L2016 00000000000000000000000000000000*
L2048 11110000111111111111111111111111*
L2080 11111111111111111111111111111111*
L2112 11111111111100000000000000000000*
L2144 00000000000000001100000011100000*
L2176 111100001111100001*
C3ADC*

以上が PLD への実装方法です。お疲れさまでした。

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