バックアノテーション

デザインフローの最後のステップは、"Generate Physical" です。まず、実行 オプション を確認します。"Generate Physical"の所をマウスの真中ボタンで クリックして"Options"を選択すると以下のウィンドウが現れます。"Device Pins"の所を"User Pins Only"にしてから"OK"を押します。

その後、"Generate Physical"をクリックすると以下のような上位階層図面を "pld_schematic" という "viewname" で生成し正常終了します。

さらに"Generate Physical"では重要なファイルを生成します。内部的には2つ のプログラムが実行されます。

lca2xnf は配置・配線後の遅延情報付きデータから遅延情報付きネットリスト を生成します。

xnfba は lca2xnf が生成したネットリストを入力してバックアノテーション 作業を行います。バックアノテーションとは、実際の遅延情報を付加した実配 線遅延シミュレーションが行えるように必要な Verilog-HDL ファイルおよび ディレイ情報を定義する SDF(Standard Delay Format) ファイルを生成します。

これで配置・配線は終了です。

次は実配線遅延を考慮したシミュレーションを行います。実配線遅延シミュレー ションを行う場合は "pld_schematic" の回路図ウィンドウをそのままにして、 実配線遅延シミュレーション に進みます。実配線遅延シミュレーションを行わない場合は "pld_schematic" の回路図ウィンドウを閉じて下さい。

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