バックアノテーション

バックアノテーションとは、実際の遅延情報を付加した実配線遅延シミュレー ションが行えるように必要な Verilog-HDL ファイルおよびディレイ情報を定 義する SDF(Standard Delay Format) ファイルを生成します。バックアノテー ションを行うには以下のコマンドを入力します。 
timenetx counter_top 4000 \
 -pin /opt/CADENCE/IC5.0/share/library/xilinx/data/xc4000.pin \
 -vlibs /opt/CADENCE/IC5.0/share/library/xilinx/verilog4000
これにより、以下のファイルが生成されます。 
counter_topt.v    (実遅延シミュレーション用の counter_top.v ファイル)
counter_topt.sdf  (遅延情報ファイル)
counter_topt.stim (実遅延シミュレーション用のテストベンチファイル)

次は 実配線遅延を考慮したシミュ レーションを行います。

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