Verilog-XL Integration Control ウィンドウの "Setup -> Record Signals..." を選択し"Record Signals Options" ウィンドウを表示します。 デフォルトでは、 "Top Level Primary I/O" が選択されているので、これを "All Signals"に変更し OK を押します。
後は同様な手順により、シミュレーションを行います。信号の選択は Cwaves の "Browser/Display Tool" において、まず Subscopes の test を ダブルク リックすると、Subscopes として "test"、 Signals としてテストベクタを生 成するために用いた信号一覧が表示されます。さらに Subscopes の "test" をダブルクリックすると、Subscopes として "I" から始まるものが２つ、 Signals として入出力端子および "net" から始まる信号を見ることができま す。"net" から始まる信号は、回路図を書いた際に、信号名(ラベル)をつけな かった wire に仮に付けられた名前です。"net" だけでは、どの信号を指して いるのか分かりませんから、回路のデバッグ効率を上げるためには全ての配線 に名前を付けておくことを勧めます。Subscopes として "I" から始まるもの (通常この文字列は、インスタンス名という)は、ひとつがカウンタの本体であ る "counter" を指しており、該当するインスタンス名をダブルクリックする と"counter" 内部の信号を参照することが可能になります、また、もう一方の インスタンス名は出力バッファに使用した "OBUF4" を指しています。インス タンス名は回路図上の部品の右上に自動的に付けられる文字列に対応していま す。
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