制約条件の設定
FPGAへ回路を実装する際には、制約条件を設定する必要があります。
FPGA の端子と 入力した回路の入出力端子の物理的な対応付けをすることです。この設定を行わなかった場合、配置・配線処理プログラムは自動的に端子の割り付けを行います。今回は、前もって用意されているテストボードを用いて後の動作検証を行いますので、そのテストボードに合わせて端子の割当をしておく必要があります。
端子の割当は counter.ucf ファイルを編集することで行います。この制
約ファイルでは、配置・配線する回路に対し遅延情報を付加したり、端子の割
当を行うことができます。ここでは、端子の物理配置のみ指定することにしま
す。
下図のようにDesignウィンドウのViewをImplementationに変更し、
counter(counter.sch)をマウスで選択した後マウスを右クリックし、New
source を選択します。ここで、"Implementation Constraints File"を選択し、
File name: をcounter.ucf としてNextを押します。続けて Finish を押して、
counter.ucf を編集できるようにします。
counter.ucfは以下のようにします。
NET "Q3" LOC = P35 | IOSTANDARD = "LVCMOS33";
NET "Q2" LOC = P33 | IOSTANDARD = "LVCMOS33";
NET "Q1" LOC = P32 | IOSTANDARD = "LVCMOS33";
NET "Q0" LOC = P31 | IOSTANDARD = "LVCMOS33";
NET "CLK" LOC = P77 | IOSTANDARD = "LVCMOS33" | CLOCK_DEDICATED_ROUTE = FALSE;
NET "RST" LOC = P78 | IOSTANDARD = "LVCMOS33";
NET "CE" LOC = P100 | IOSTANDARD = "LVCMOS33" | PULLUP;
保存した後、 実装作業に進みます。
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