Verilog-HDLによる記述方法

４ビットバイナリカウンタを Verilog-HDL で記述するのは非常に容易です。そのため、ここでは記述上の注意点のみ記載しVerilog-HDLのソースをそのまま説明することはしません。

Verilog-HDLによる回路の記述方法については、

を参照し、予め予習しておいて下さい。

最下位層

ファイル名は counter.v、モジュール名は counter とします。入力は、クロック(CLK)、リセット(RST)、クロックイネーブル(CE)。出力は、カウンタ出力(Q[3:0])です。論理レベルは全て正論理とします。記述例については、テキストの8ページ、８ビットバイナリカウンタを参考にするとすぐに書けるのではないでしょうか？

最上位層

ファイル名は counter_top.v モジュール名は counter_top とします。入力は、クロック(CLOCK)、リセット(RESET)、クロックイネーブル(CLOCK_E)の３つ。出力は、カウンタ出力(QO[3:0])とします。クロックとクロックイネーブルおよびカウンタ出力は正論理ですが、リセットは負論理なので十分注意が必要です。

また、この階層では、先に設計した counter モジュールを呼び出す必要がありますが、この記述例としては、テキスト４ページの全加算器の例が参考になるでしょう。

のように、IBUF、BUFGP、OBUF4、のように入力バッファおよび出力バッファを明示的に配置する必要がありました。しかし、Verilog-HDLで設計する場合には、後述の論理合成の際に自動的に挿入することができるため、これらの入出力バッファは明示的に記述する必要はありません。

記述例としては、テキスト４ページの全加算器の例が参考になるでしょう。

実装ボード

実装ボードの階層は、シミュレーションを行う際のテストモジュールに対応します。ファイル名を counter_test.v モジュール名を counter_test とします。シミュレーションする回路は、第１回の回路図による４ビットバイナリカウンタと同じ回路ですから、前回用いたテストモジュールがほとんどそのまま使えるはずです。こちらを参考にすると良いでしょう。

Verilog-HDLによる４ビットバイナリカウンタは完成しましたか？
次は、機能シミュレーションについてみていきます。

| CAD Home |

Our mail address is kite@arch.cs.kumamoto-u.ac.jp .
Last modified on