配置・配線

次は、配置・配線のステップになります。配置・配線を行う前に重要な設定ファイルを作成する必要があります。それは、FPGA の端子と入力した回路の入出力端子の物理的な対応付けをすることです。この設定を行わなかった場合、配置・配線処理プログラムは自動的に端子の割り付けを行います。今回は、前もって用意されているテストボードを用いて後の動作検証を行いますので、そのテストボードに合われて端子の割当をしておく必要があります。

端子の割当は counter_top.cst ファイルを編集することで行います。この制約ファイルでは、配置・配線する回路に対し遅延情報を付加したり、端子の割当を行うことができます。ここでは、端子の物理配置のみ指定することにします。

counter_top.cst をエディタにかけ、以下のように記述しセーブしてください。 KITE Microprocessor Board PLUS+ (XC4010/13)の場合

place instance QO<3> :   D1;
place instance QO<2> :   F2;
place instance QO<1> :   E1;
place instance QO<0> :   F1;
place instance RESET :   J1;
place instance CLOCK_E : T8;
place instance CLOCK :   C3;

例えば、"D1"等の文字列はFPGAのピン番号に当たります。通常ICのピン番号は純粋な数字ですが、このFPGAはPGAパッケージであるためアルファベットと数字の組合せになっています。

設定ファイルの設定が終ったら、

xmake counter_top

のように、xmake コマンドを実行し配置・配線処理を始めます。今回作成したカウンタ程度では数分で正常に終了します。大規模な回路になると数十分かかることもあります。この過程では主にsyn2xnf、xnfmerge、xnfprep、ppr、 xdelay、makebits の６つのプログラムが実行されます。

syn2xnf は Synopsys Design Compiler が出力した EDIF ファイルを、Xilinx 社設計ツールに固有のファイルに変換する処理を行います。

xnfmerge は、論理合成時にマッピングした論理回路に必要な情報を情報を統合します。

xnfprep は使用した部品間の配線状況をチェックするプログラムです。回路によっては使用しない端子とかが存在することもあるでしょう。そのような箇所をチェックし不必要な部品を自動できに削除したりします。xnfprep でエラーが発生することがあります。その場合は、counter_top.prp のログファイルにおいてエラー箇所を確認し訂正してください

pprは実際の配置配線処理を行います。詳細なログは counter_top.rpt においてエラー箇所を確認し訂正してください。特にFPGA の最大実装規模に対してぎりぎりの論理資源を使用している場合など、配置や配線処理が不可能になる場合もあります。

xdelay は配置配線された回路がどの程度の周波数で動作することが可能なのか等の遅延情報を解析するためのツールです。配線遅延情報が内部情報として付加されます。

makebits は配置配線されたデータを FPGA に転送する際に必要なファイルに変換するプログラムです。最終的には、拡張子が ".bit" というファイルが作成されます。

makebits プログラムまで終了し、".bit"ファイルが正常に作成されていれば OKです。もし counter_top.out ファイル中にErrorの文字がある場合は配置・配線処理中にエラーがあったことを示します。適宜誤りを修正してxmakeを再実行してください。

論理合成はうまくいきましたか？
最後は、動作確認を行います。

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