Memory Module Design

メモリモジュールの作成

KITEプロセッサのメインメモリとなるメモリモジュールを作成します。

kite_top階層からは、以下のようにメモリモジュールを呼び出します。

  //
  // Memory & Video RAM
  //
  memory mem0 ( .CLK(CLK75),
                .ADDR(ADR),
                .DATAI(DATAO),
                .DATAO(MEM_DATAO),
                .MREQ(MREQ),
                .RW(RW),
                .ACK(MEM_ACK)
              );

したがって、メモリモジュールの入出力は以下の様になる。

module memory (CLK, ADDR, DATAI, DATAO, MREQ, RW, ACK );
  input  ...
  output ...

  ...

endmodule

メインメモリは、16ビット幅で2Kワード用意します。
メモリは配列として宣言します。

	reg   [15:0] MEM[0:2047];

メモリの書込み動作については、always を用いて記述しますが、書き方の違いにより、メモリがFPGAの内部ブロックメモリとして実装されるか、それともFFの集まりとして実装されるかが異なります。その書き方は使用する論理合ソフトウェアによっても異なります。

今回使用するXilinx社製ISEでは、以下のように記述すると内部メモリとして実装することができます。

考え方:

メモリへの書込みは、「MREQ 信号が有効」かつ「RW信号が書込み」かつ「メモリのアドレスデコードの結果が有効」のときに、外部データのDATAIをメモリの当該アドレスのところにクロック同期で書き込むようにします。
```
  always @( posedge CLK )
  begin
    if( MREQ ==  ... && RW == ... && ADDR[...] == .....     )
       MEM[ ADDR[ ... : ... ] ] <= DATAI;
  end
```
このメモリもジュールは、KITEのメモリ空間4Kワードの内の前半2Kワードのメモリとなるので、アドレスデコーダについては、ADDRの12ビットの内の最上位ビットのみデコードすれば良いでしょう。
メモリからの読出しは、読み出す当該アドレスの内容をDATAOに対してassign で代入すればOKです。

Xilinx社製FPGAの場合、以上のような記述で内部ブロックRAMを使用したデュアルポートメモリとして実現できます。
アクノリッジ信号(ACK)については、このメモリモジュールに対して読み書きが行われたときに値1として返すようにします。
アドレスデコード信号とMREQ信号が有効なときにACKを返すようにします。

実行するプログラムによるメモリの初期化:

KITEプロセッサにより実行するプログラムは、そのプログラムのバイナリイメージ(機械命令)をメモリ上に実装することで実現します。

Verilog HDL の場合 $readmemh() を用いることで、メモリの内容をあらかじめ KITEのプログラムで初期化することができます。
メモリ用に確保した MEM 配列に対して、kite.ram ファイルの内容で初期化する場合は以下のように記述します。

   initial
   begin
      $readmemh( "kite.ram", MEM );
   end

メモリ初期化用のファイルは、kite_asm を用いて .lst ファイルを作成した後、 lst2ram コマンドを用いて $readmemh に使えるファイル形式にします。
なお、$readmemh の仕様が Verilog XL シミュレータと、Xilinx ISE 論理合成とでは異なるため、lst2ram コマンドには以下のようにオプションを忘れないようにします。

kiteasm -l xxxx.asm
lst2ram -s -f -2 xxxx.lst

※ 今回作成するLIFEゲームプログラムについては後のページで解説します。上記コマンドで作成した .ram ファイルは、 Verilog XL シミュレータと、 Xilinx ISE 論理合成の両方で使用できます。

次は、 VGAモジュールの作成を行います。

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