初めに読んでください
本実験を進めるにあたり，Verilog HDLによる論理回路設計ツールとして，以下のソフトウェアを使用します．
- Verilog HDL コンパイラ (Icarus Verilog Compiler)
- 波形ビューア （gtkwave）
- FPGA設計ツール （Xilinx社 Vivado 2019.2）
EDAツールの動作環境
これらのツールはすべて学科計算機（st端末）で動作します
全般的な注意
- 設計するに従い、多数のファイルが自動的に作成される。したがって、各サブテーマ毎に個別のディレクトリを作成しその中で作業すること。また、これらのファイルは極めてサイズが大きいので、レポートが受理され実験が終了した後は、必要なファイル以外は直ちに削除すること。
- ウインドウベースのEDAツールの終了はメニューから正しく操作すること。ウィンドウマネージャにより強制終了させないこと。もし、ウィンドウが反応しなくなったときは、教員かT.A.に連絡すること。
- ツールはたまに異常終了することがある。細目に保存を実行すること。
- 実験ボードへ設計データをダウンロードして動作確認を行う場合は、一旦実験用のパソコンにbitファイルを転送した後にダウンロードを行う。操作方法はWebの指示にしたがうこと。操作方法が分からない場合は、分からないまま無理に作業せず、担当教員またはT.A.の指示に従うこと。
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