配置配線処理

% setenv DISPLAY 133.95.XXX.XXX:0
% dsgnmgr &

次に、"File -> New Project ..." を実行すると以下のウィンドウが現れます。

まず、これから配置配線するプロセッサの最上位階層のネットリストを "Input Design" として指定します。"Input Design" の "Browse..." を押す と以下のウィンドウが現れます。ここで、"List files of type" として "XNF files" を指定すると。"File Name:" のスクロール画面内にファイルの一覧が 現れるので、プロセッサの最上位階層のファイルである "kite_top.sxnf" を 指定して "OK" を押します。さらに、先程の "New Project ..." ウィンドウ も "OK"を押します。

ここまでで、"Design Manager" のウィンドウは、以下のようになります。

次に、 を押すと以下のウィンドウが

現れます。ここで、"Part:" 部分が "XC4013E-1-PG233" となるように "Select..." ボタンを押して選択して下さい。選択したら "OK" を押します。

次に、インプリメントのウィンドウの "Options..." ボタンを押して、以下の ウィンドウを開きます。以下の図のように "User Constraints:" ファイルと して "kite_top.ucf" が正しく設定されているかどうか確認して下さい。設定 されていない場合は、"Browse..." ボタンを押した後設定して下さい。また、 "Produce Logic Level Timing Report" と "Produce Post Layout Timing Report" をチェックしておいて下さい。

全て設定できましたら、インプリメントのウィンドウの "RUN" を押します。以 下のようなウィンドウが現れ、配置配線が実行されます。今回作成したマイク ロプロセッサでは、SUN Ultra 10 クラスの計算機で約11分かかります。

処理は大きく分けて5つあります。

1. Translate ：設計入力した回路が複数の sxnf ファイルに分かれている 場合、それらのファイルを統合し一つのファイルにします。また、階層化され た回路の配線状況をチェックします。回路によっては使用しない端子とかが存 在することもあるでしょう。そのような箇所をチェックし不必要な部品を自動 できに削除したりします。Translate でエラーが発生することがあります。そ の場合は、ログファイルを確認しエラー箇所を訂正してください

2. MAP：実装する回路をFPGA上の回路資源に対応付ける処理を行います。

3. Place & Route ：実際の配置配線処理を行います。エラーは ".out" ファイル、および、"ppr.log" ファイルに記録されます。エラーがあればエラー 箇所を訂正してください。特にFPGA の最大実装規模に対してぎりぎりの論理 資源を使用している場合など、配置や配線処理が不可能になる場合もあります。

4. Timing ：配置配線された回路がどの程度の周波数で動作することが可能なの か等の遅延情報を解析します。

5. Configure ：配置配線されたデータを FPGA に転送する際に必要なファイルに 変換するプログラムです。最終的には、拡張子が ".bit" というファイルが作 成されます。

また、インプリメントウィンドウでは以下のように "OK"と表示されます。エラーがある場合はログファイルやレポートファイルを 参照して問題点を特定し修正を施して再実行してください。

これで、配置・配線は終了しました。次は実装結果の 考察をしてみましょう。

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