Logic Simulation with Verilog-XL

テストベクタの生成

テストベクタは "alu_test.v" 中に Verilog により記述する必要があります。ここでは make_vector という perl scriptにより、テストベクタを自動生成します。

以下のファイルを "alu_test.txt" としてセーブした後、

# input 
A[15:0]
B[15:0]
CB[3:0]

# testvector
#   A[15:0]  B[15:0]  CB[3:0] 
100 16'h0001 16'h0001 `IADD		# add
100 16'h0001 16'hFFFF `IADD
100 16'hFFFF 16'h0001 `IADD
100 16'h8000 16'h8000 `IADD
100 16'h7FFF 16'h0001 `IADD
100 16'h0001 16'hFFFE `IADD
100 16'hFFFE 16'h0001 `IADD
100 16'hFFFF 16'hFFFF `IADD

% make_vector alu_test.txt > alu_test.vct

として Verilog 記述のテストベクタを生成します。"alu_test.vct" は以下のようになります。

initial
begin
    A[15:0] = # 100 16'h0001;   //  add 
    A[15:0] = # 100 16'h0001;
    A[15:0] = # 100 16'hFFFF;
    A[15:0] = # 100 16'h8000;
    A[15:0] = # 100 16'h7FFF;
    A[15:0] = # 100 16'h0001;
    A[15:0] = # 100 16'hFFFE;
    A[15:0] = # 100 16'hFFFF;
end

initial
begin
    B[15:0] = # 100 16'h0001;   //  add 
    B[15:0] = # 100 16'hFFFF;

    <以下省略>

この、"alu_test.vct" が "alu_test.v" 内の include によりにテストベクタとして読込まれます。

次は、シミュレーションです。

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