論理合成の実行

論理合成を行うには以下のコマンドを実行します。なお、使用する論理合成ツー ルは SYNOPSYS 社製 Design Compiler です。 
% dc_shell -f synthesis.scr |& tee synthesis.log
なお、この論理合成は SUN Blade クラスの計算機で約2分かかります。
(但し、論理合成ソフトウェアの起動に時間がかかる場合があります。)

"synthesys.log"ファイルの中に致命的な エラー("Error" の文字)がなければ論理合成は終了です。論理合成終了後、警告は多く 出る可能性がありますが、致命的な警告でないことを確認しておきます。問題 がなければ、以下のように拡張子が ".sedif" というファイルが作成されます。 これが、論理合成後のゲートレベルの回路(ネットリスト)になります。なお、 論理合成に"Error"があっても、sedif ファイルができる こともありますから、必ず"synthesys.log"ファイルの中に"Error"文字がない ことを確認してください。

論理合成がうまく終了すれば、sedifファイルが生成されます。もし、sedifファ イルがない場合は、論理合成がうまく終了していません。その場合は "synthesis.log"ファイル内に Error がないか。また、無視できない Warning がないか確認して下さい。 

% ls -al
合計 816
drwxr-xr-x    2 kuga     arch         4096 Apr 10 15:08 ./
drwxr-xr-x    4 kuga     arch         4096 Apr 20  1999 ../
-rw-r--r--    1 kuga     arch        34330 Apr 10 15:08 command.log
-rw-r--r--    1 kuga     arch       223034 Apr 10 15:08 kite_top.db
-rw-r--r--    1 kuga     arch       498888 Apr 10 15:08 kite_top.sedif
-rw-r--r--    1 kuga     arch         1836 Apr 10 15:08 kite_top.timing
-rw-r--r--    1 kuga     arch        43888 Apr 10 15:07 synthesis.log
-rw-r--r--    1 kuga     arch         2605 Apr 10 15:01 synthesis.scr
%
以上で、論理合成は終了です。次は、 FPGAへの配置・配 線 を行います。

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