Verilog Description for PLD Design

Verilog によるPLD設計

以下に4ビットバイナリカウンタの Verilog 記述例を示します。ファイル名は "counter_v.v" としておきます。

module counter_v (Q, CLOCK, RESET, CLOCK_E);
    output [3:0] Q;
    input        CLOCK;
    input        RESET;
    input        CLOCK_E;

    reg [3:0] tmp;

    always @(posedge CLOCK)
    begin
        if ( !RESET )
            tmp = 4'b000;
        else if( CLOCK_E )
            tmp = tmp + 1;
    end

    assign Q = tmp;
endmodule

入力は、クロック(CLOCK)、クロックイネーブル(CLOCK＿E)、リセット(RESET) の3つ。出力は、カウンタの出力で Q[3:0] です。なお、RESET は負論理、 CLOCK_E および Q は正論理としています。

次は、機能シミュレーションです。

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