合成手順

論理合成は以下の手順で進めていきます。

合成ライブラリの選択

"Target Library" として、"pic_lib" を選択します。

制約条件の設定

論理合成時には様々な設計制約を与えておく必要があります。
今回は PLD が対象でもあり、あまり設計制約を意識することもありません。 取り敢えずデフォルトのままで合成してみます (こんなこと、本当はダメですよ。)。

合成処理

メニューから "Run -> Synthesizer ..." を選択し、"Run Synthesizer and Optimizer" ウィンドウを表時します。"Generate Schematic" オプション を on にして "OK"を押し、論理合成を開始してください。論理合成後、 "Display Synthesis Log" を押して、論理合成時のログを確認してください。

合成後の回路の確認

論理合成後、"Synergy Tool Box" というウィンドウが現れます。ここで、 "View Schematic" ボタンを押してください。論理合成後の回路図を見ること ができます。なお、論理合成後の仮配線遅延シミュレーションおよびPLDデバ イスへの実装作業は、この回路図を元に行うことになります。

なお、この回路図を使用するためには、"install schematic" を実行しなけれ ばなりません。"Synergy Tool Box" で "Dest. Lib." の所に書込み先となる ライブラリを指定し(例では COUNTER) "install schematic" のボタンを押し ます。以下のような、"install schematic" ウィンドウが現れるので、このま ま "OK" を押してください。

論理合成は以上で終了です。

合成後の回路をシミュレーションする場合には、"install schematic" を行った回路図に対してシミュレーションを行ってくださ い。

合成後の回路をPLDに実装する場合には、"install schematic" を行った回路 図に対してPLDへの実装を 行ってください。

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