バックアノテーション
バックアノテーションにより、実際の遅延情報を付加した実配線遅延シミュレー
ションが行えるように必要な Verilog HDL ファイルおよびディレイ情報を定
義する SDF (Standard Delay Format) ファイルを生成します。バックアノテー
ションを行うには以下のコマンドを実行します。
これにより、以下のファイルが生成されます。
counter_timesim.v (実遅延シミュレーション用の counter.v ファイル)
counter_timesim.sdf (遅延情報ファイル)
次は 実配線遅延を考慮したシミュ
レーションを行います。
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